ATLAS液氩量能器触发读出系统Phase-I升级的光纤数据链路与控制链路设计

摘要

ATLAS液氩量能器是ATLAS探测器的重要组成部分，用来测量LHC(Large HadronCollider)对撞产生的高能粒子的能量。ATLAS合作组计划利用2018年LHC二期长停机期间对液氩量能器进行Phase-Ⅰ升级。为了能让ATLAS液氩量能器工作在LHC Run-3（2018-2019年）期间3倍于当前亮度的环境下，液氩量能器Phase-Ⅰ升级的重点就是研发数字化触发系统，借此抑制背景噪声，以高效的从背景中筛选出有效事件。更高的探测能量、亮度和读出电子学更高的粒度都引起了数据传输量的显著扩增，因此光纤链路在ATLAS液氩量能器触发读出系统高速、海量数据的传输中起到了至关重要的作用。本文的主要研究工作是提出了光纤数据链路发送器芯片LOCx2中关键的编码方案，并在SoS0.25μm CMOS工艺下实现了核心模块编码器，设计了低延时的链路后端数据接收器FPGA固件，且利用GBT-Link实现了对整个链路系统的有效监控。
　　本文的具体研究内容和创新点主要表现在如下几个方面:
　　1.ATLAS液氩量能器要求光纤数据链路的前端具备耐辐照能力、功耗≤100mW/Gbps、延迟≤75ns，整个数据链路的延迟≤150ns。目前业界仅有CERN开发的GBT-Link可工作于辐照环境，但其它指标均不满足要求。因此，SMU光电实验室为ATLAS合作组开发了一款符合要求的数据链路。该链路的前端包括数据发送器芯片LOCx2和激光驱动芯片LOCld2。它们都采用SoS0.25μm CMOS工艺设计而成，该工艺使用蓝宝石作为绝缘衬底，对单事件闭锁免疫，具有天然的抗辐照特性。LOCx2中的编码器模块是数据链路前端低延迟、低编码开销、低功耗的关键模块。主要研究工作体现在以下三点:①提出了全新的“LOCic编码”，创造性的将12位的BCID（Bunch Cross Identification）信息编码到了4位字段之中，传输每帧112位的载荷数据相比于8B10B编码来说编码开销从33.9％降至了14.3％，大大降低了链路的功耗。该编码简洁的编码过程也易于实现低延迟的编码器。②编码器版图采用人工精确设计，且通过优化数字器件阈值电压和时钟树、使用流水线技术等方法将编码器的工作频率从该工艺库的极限100MHz提升至320MHz，进一步降低了延迟。③设计三时钟FIFO用以连接编码器与前端两ADC芯片，且使其容忍两个ADC芯片输出信号之间3.125ns的相位不定性。LOCx2芯片有两个数据发送通道，每个通道的输出速率为5.12Gbps，测试表明LOCx2的功耗仅为843mW，整个芯片的延迟≤27.2ns，其中LOCic编码器带来的延迟≤21ns，各指标达到ATLAS液氩量能器的需求。
　　2.除了低延迟的编码器之外，为了降低整个数据链路的低延迟还需要设计低延迟的数据接收器。数据接收器由串并转换器和解码器构成，采用商用FPGA实现:①通过优化串行收发器IP核，使其能够接收5.12Gbps的高速串行数据，恢复出高速时钟，对数据进行采样并最终完成串并转换。②采用简洁的解码过程并且让解码器运行在尽量高的频率320MHz下，使延迟降到了最低。③根据单粒子翻转导致链路同步丢失时数据的特点，解码器实现了链路的快速再同步功能。光纤数据链路的测试表明，数据接收器可以成功实现链路的同步，恢复出原始数据和BCID信息，并通过CRC校验。链路的位差错率＜10-12，延迟≤74.25ns，远低于150ns。
　　3.为了保证基于LOCx2芯片的光纤数据链路能够正常工作，本文采用GBT-Link实现了对应的控制系统，给光纤数据链路提供时钟、控制信号并监控系统的工作状态。控制链路在后端的FPGA上实现了GBT-Link协议、HDLC协议和通道命令协议收发器，以此完成与前端GBTx和GBT-SCA芯片的双向通讯，并最终利用GBTx和GBT-SCA芯片实现对系统的控制。测试表明在该控制链路的控制下，光纤数据链路能够稳定可靠的传输数据。

目录

声明

摘要

1、绪论

1．1 ATLAS液氩量能器

1．2 ATLAS临液氩量能器触发读出电子学系统Phase-Ⅰ升级

1．3 ATLAS触发读出系统光纤数据链和光纤控制链

2、光纤数据链路前端设计

2．1 光纤数据链路设计需求

2．2 LOCx2芯片设计

2．2．1 LOCic编码器设计

2．2．2 LOCx2芯片其他模块设计

2．2．3 LOCx2顶层设计

2．3 LOCld2芯片和MTx模块设计

2．3．1 LOCld2设计

2．3．2 LOCld2原理图和版图

2．3．3 LOCld2后仿真验证

2．3．4 LOCld2引脚定义与封装

2．3．5 MTx模块设计

2．4 本章小结

3、光纤数据链路后端设计

3．1 需求分析

3．2 数据接收器

3．3 LOCx2测试固件

3．4 本章小结

4、光纤数据链路测试

4．1 LOCx2测试

4．1．1 Serializer和PLL测试

4．1．2 LOCic编码器测试和链路测试

4．2 LOCld2芯片和MTx测试

4．3 本章小结

5、光纤控制链路设计与测试

5．1 控制链路前端设计

5．1．1 设计需求

5．1．2 系统设计

5．1．3 评估板设计

5．2 控制链路后端设计

5．3 控制链路测试

5．3．1 时钟与复位信号分布评估

5．3．2 ASICs配置与状态监控评估

5．3．3 电源控制与监控评估

5．3．4 1／5 LTDB板原型测试

5．5 本章小结

6、总结与展望

6．1 内容总结

6．2 展望

参考文献

在校期间发表的学术论文与取得的科研成果

致谢