抗内部存储单元失效的32位微处理器的研究与实现

摘要

随着科学技术的飞速发展，微处理器被广泛的使用，作为微处理器中的关键器件——存储单元的可靠性受到越来越多的关注。由于存储器件其本身的特性，容易产生SE（Software error）和HE(Hardware error)，而存储单元失效的最主要原因是SE。所谓SE就是，存储单元受到粒子的辐射从而引起单粒子翻转，从而造成存储单元的失效。因此抗存储器件失效成为目前高可靠微处理器设计中的关键。
　　 针对上述问题，本文首先对处理器的体系结构进行了优化，采用经典的RISC架构，32位指令集，三地址格式，小端方式存储。在设计中引入了流水线技术，加大了微处理器的吞吐率，使得部分硬件得以共享，提高了使用率。乘法器部分采用改进的BOOTH算法，与微处理器的性能更加匹配，更加适合高速设备。对于不同的中断情况，设计了7种操作模式，在内部存储系统里面都分配有专门的使用地址，便于异常的进入和返回。在抗存储单元失效方面，对奇偶校验码、循环冗余码、Hamming码以及改进Hamming码这几种EDAC(Error Detection and Correction Code)技术进行了研究和比较。由于内部存储单元一般是单位错很少发生连续多位错误，选取改进的Hamming码进行检错纠错.改进Hamming码其平均无故障工作时间和误检率均优于其他几种。
　　 在设计的实现方面，采用Verilog HDL硬件描述语言对微处理器进行RTL级的编写并通过加入EDAC模块来实现抗存储单元失效的功能。通过使用Debussy进行信号跟踪和结构改进，然后在Modelsim上进行指令的仿真和测试。为了模拟存储单元受到粒子的影响而产生的存储信息位的翻转，对存储单元随机故障注入，证明设计达到了抗存储单元失效的功能。最后，对代码使用综合工具进行综合，完成抗内部存储单元失效的32位微处理器的设计。

目录

文摘

英文文摘

声明

1绪 论

2 32位微处理器的体系结构

3 抗存储单元失效技术的研究

4 抗内部存储单元失效的32位微处理器的设计与实现

5 仿真与结果分析

6 总结与展望

致 谢

参考文献