基于测试控制器的SOC低功耗优化设计方法的研究

摘要

近几年,半导体工艺和集成电路系统设计发展日新月异,系统级芯片正一步步成为超大集成电路的主流。SOC通常要集成多个已设计完成的IP核的复合模块,完成越来越复杂的逻辑功能,缩短系统芯片的设计周期,但是随之而来的是使芯片的测试工作带来了前所未有的复杂度。当IP核嵌入到SOC中其各个引脚无法全部都引到SOC的外部,这样原本可测的IP核即变得不可测了。SOC测试的一个关键问题就是如何利用外引脚来测试各个IP核的原有端口,随着SOC功能的不断扩张,IP核的测试复用既是SOC芯片相关的测试结构设计的核心,SOC测试功耗问题则开始成为开发者需要考虑的重点问题。如何能将低功耗技术和测试结构结合将是未来SOC设计发展需解决的重点问题。
　　 本文从测试结构入手,以ITC02测试基准电路作为测试对象,搭建SOC的测试模型,该模型包括测试壳、测试访问机制以及测试壳的测试控制器;为了实现测试控制器的SOC低功耗优化设计,本文首先从优化硬件结构入手,利用测试扫描链变换和电路划分的理论来降低平均功耗和峰值功耗来优化功耗;测试控制器是测试过程中的总调度,通过优化测试控制器来进一步降低系统测试功耗,并在测试的过程中利用创新的奇偶对分升降序排列算法来对测试向量的排列顺序进行重新排列,来减少所有相邻测试向量的结点跳变以最终减少总跳变数达到系统低功耗测试。
　　 本测试方案在Altera公司的QuartusⅡ9.0软件上,利用verilog数字描述语言描述并建立标准测试壳结构和测试体系,将优化前的测试方案和优化后的测试方案进行功耗比对,结果表明几种测试优化方案都可以减少测试过程中产生的功耗。

目录

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摘要

第1章 绪论

1．1 课题的来源及研究的目的和意义

1．2 目前国内外研究现状

1．3 课题研究的主要内容

第2章 SOC测试基础

2．1 引言

2．2 可测性设计技术

2．2．1 可测性基本概念

2．2．2 基于扫描的可测性设计技术

2．3 ITC02 SOC测试基准电路

2．3．1 ITC02的描述格式

2．3．2 利用ITC02搭建SOC层次化测试结构

2．4 IEEE std 1500芯核测试标准

2．4．1 IEEE std 1500原理

2．4．2 硬件结构实现IEEEstd1500标准

2．4．3 软件结构实现IEEEstd1500标准

2．5 本章小结

第3章 SOC测试控制器的搭建

3．1 引言

3．2 SOC测试体系结构

3．2．1 基于IEEEstd1500标准搭建测试外壳

3．2．2 TAM测试访问机制

3．2．3 测试调度

3．3 SOC测试规范与测试的软硬件划分

3．4 SOC测试控制器设计

3．5 本章小结

第4章 测试结构的低功耗优化理论及测试优化

4．1 引言

4．2 测试结构低功耗优化设计

4．2．1 测试结构低功耗优化原理

4．2．2 TAM测试访问机制优化

4．2．3 测试控制器设计优化

4．3 测试向量低功耗优化算法设计

4．3．1 低功耗算法原理

4．3．2 奇偶对分升降序排列算法

4．4 本章小结

第5章 低功耗测试控制器仿真

5．1 引言

5．2 测试壳(Wrapper)设计仿真

5．2．1 测试壳边界寄存器

5．2．2 测试壳指令寄存器

5．2．3 测试壳旁路寄存器

5．3 测试控制器设计仿真

5．4 测试系统仿真

5．5 实验结果

5．6 本章小结

结论

参考文献

攻读学位期间发表的学术论文

致谢