基于FPGA的可重构计算硬件平台设计与实现

摘要

随着信息技术和计算科学的不断发展，基于FPGA的可重构计算技术以其灵活性、通用性、高效率、高性能等优点，成为目前高性能计算的主要研究方向。针对高性能的可重构计算需求，可重构计算硬件平台作为研究可重构计算的硬件基础将面临更高的设计挑战，如大容量数据缓存、高带宽数据交换接口等硬件设计问题，以及重构控制、外设驱动、计算资源IP核化封装等SOPC系统固件设计问题。
　　 本文针对上述问题，根据可重构计算的相关原理，对大规模、高并行度可重构计算的硬件需求进行分析的基础上，提出了基于Virtex-6FPGA、PCIe数据接口、以太网接口、DDR3数据存储以及可重构SOPC系统等关键技术的可重构硬件平台总体设计方案。硬件上:通过高速信号设计约束改善了信号完整性差的问题，并利用FPGA内部的端点IP核，进而实现了高带宽的PCIe接口，解决了可重构计算原始数据输入及计算结果输出的交换带宽过低的问题;利用以太网PHY层芯片及以太网MAC层IP核相结合的灵活设计方式，实现以太网接口，解决网络数据通信需求;利用MPMCIP核控制片外DDR3SDRAM存储器，并通过资源划分、设计约束等关键技术手段，实现了大容量、高带宽的数据存储方案，解决了可重构计算数据缓冲对执行效率影响的问题。固件上:设计了用户通用IP核框架，结合数据接口及数据存储相应硬件外设IP核、重构配置IP核，构建了支持可重构的SOPC系统，解决可重构计算中外设管理、计算资源IP核封装等关键技术难点。
　　 本文完成了可重构硬件平台设计，通过实验验证，实现了通信带宽达48.7Mb/s的以太网数据接口和高达701.67MB/s吞吐率的PCIe接口，实现了高达1GB数据缓存容量的DDR3数据缓冲，设计的通用用户IP核框架可达到742.6MB/s吞吐率，所设计的SOPC系统支持可重构技术，可满足高并行可重构计算需求。

目录

声明

摘要

第1章 绪论

1．1 课题研究背景

1．2 国内外研究现状

1．2．1 国内外可重构硬件平台研究

1．2．2 可重构硬件平台的设计难点

1．3 课题研究的目的及意义

1．4 主要研究内容

第2章 可重构计算技术与平台设计方案

2．1 可重构计算工作原理

2．2 设计需求分析

2．2．1 基础硬件需求

2．2．2 数据交换及存储需求

2．2．3 SOPC系统设计需求

2．2．4 功能及关键技术指标

2．3 总体设计方案

2．3．1 可重构器件选择

2．3．2 配置存储系统设计

2．3．3 电源系统设计

2．3．4 PCIe接口设计

2．3．5 以太网接口设计

2．3．6 数据存储系统

2．3．7 可编程片上系统设计

2．4 本章小结

第3章 数据交换及存储设计

3．1 PCIe接口

3．1．1 PCIe通信原理

3．1．2 PCIe硬件电路设计

3．1．3 PCIe端点IP核配置

3．2 以太网接口

3．2．1 以太网通信原理

3．2．2 物理层实现

3．2．3 MAC层实现

3．2．4 TCP／IP协议栈

3．3 数据存储系统

3．3．1 DDR3设计验证及设计规则

3．3．2 NPMC IP核

3．4 本章小结

第4章 可重构SOPC系统设计

4．1 SOPC系统设计

4．1．1 SOPC系统工作原理

4．1．2 SOPC系统基本要素

4．1．3 外设IP核

4．2 动态重配置接口

4．3 通用用户IP核框架设计

4．3．1 用户自定义IP核封装

4．3．2 通用用户IP核总体结构

4．4 本章小结

第5章 可重构计算硬件平台验证

5．1 PCIe接口测试

5．1．1 测试环境及方法

5．1．2 测试结果及性能分析

5．2 以太网接口测试

5．3 数据存储及用户IP核测试

5．4 小结

结论

参考文献

附录A

攻读学位期间发表的学术论文

致谢