基于Berger码的运算电路自检错设计研究

摘要

可靠性设计已经成为集成电路的生命线。而作为所有数字电子系统的核心，CPU的可靠性问题尤为突出。因此本文对其中的主要数字处理电路--算术逻辑单元(ALU)以及乘除法器(MDU)进行了可靠性设计的研究。 作者选用应用较广泛的伯格(Berger)码检错技术对以上数字运算电路进行改造。本文首先系统而详尽地阐述了运用伯格码对算术和逻辑运算进行差错检测的原理和方法，同时提出了码流量理论，用流域封闭和流量守恒的概念对Berger码的本质和检错机理进行了较为直观的阐释，并在后续章节中贯彻和使用了这种思想，大大方便了问题的讨沦。 本文选取最常见的74181系列算术逻辑单元的结构进行可靠性改造和伯格码自检错设计，并引入了双进位链和运算/检错流水线结构，从而实现了先行进位ALU的Berger码自检错。 本文还简要介绍了补码阵列乘法器的原理和结构，从而引入了广义全加器并将流量理论由算术域拓展到代数域，解决了有符号数乘法器和Booth乘法器的Berger码检错问题。对补码阵列除法器的Berger码检错也进行了开拓性研究并提出了行之有效的方案。 本文在所讨论的几种运算电路中选取了最具代表性的补码阵列乘法器进行了仿真测试。仿真结果证明了设计的正确性，为码流理论提供了实验数据的支持。

目录

文摘

英文文摘

声明

第1章绪论

1.1课题背景及来源

1.2国内外研究状况及关键技术

1.3本文的工作

1.4本文的组织

第2章Berger码检错技术

2.1原理简介

2.2 ALU算术/逻辑运算的Berger码关系

2.2.1逻辑运算的Berger码关系式

2.2.2旋转和移位操作的Berger码关系式

2.2.3加法的Berger码关系式

2.2.4补码减法的Berger码关系式

2.2.5 ALU的统一Berger码关系式

2.3乘法的Berger码关系式

2.4 Berger码检错电路的结构及错误的应对措施

2.5 BC生成器的结构及规模

2.6简化Berger码

2.7本章小结

第3章ALU的Berger码检错设计

3.1串行进位ALU

3.1.1 74181结构简介

3.1.2 Berger码方程的修改

3.1.3各项的具体实现

3.1.4 Berger码累加器的布局

3.2先行进位ALU

3.2.1结构改造

3.2.2流水线结构

3.3本章小结

第4章阵列乘/除法器的Berger码检错设计

4.1二进制补码阵列乘法器的结构

4.1.1广义全加器

4.1.2乘法阵列的搭建

4.2补码阵列乘法器的Berger码检错

4.3 Booth阵列乘法器的Berger码检错

4.4阵列除法器的Berger码检错

4.5本章小结

第5章补码阵列乘法器的仿真

5.1编码实现与综合

5.2仿真测试

5.2.1功能验证

5.2.2运算电路单一故障注入仿真

5.2.3检测电路单一故障注入仿真

5.2.4随机故障注入仿真

5.3本章小结

结 论

参考文献

致 谢