高速低抖动A/D置换器时稳定电路的设计

摘要

随着电子技术的广泛普及和快速发展，使得各行各业对电子产品的性能提出了更高的要求。为了使产品的性能更上一层楼，利用先进的数字处理技术的电子系统中都包含了A/D，D/A转换器[1]，这导致A/D、D/A转换器的性能成为影响电子系统性能好坏的决定因素。然而时钟信号在A/D转换器的性能上起着重要的作用，因此设计一个稳定的时钟电路对于提高转换器性能来说甚是重要。
　　 在A/D转换器中时钟信号是重要的控制信号，该控制信号将对A/D转换器中的采样/保持电路和其它核心单元产生较大影响。A/D转换器中的时钟信号通常是由外部输入，但是外部输入的时钟信号通常容易发生波形失真、占空比的偏差甚至时钟抖动等不准确因素，这就使得电路内部必须有一个时钟稳定电路用于消除这些不利因素。外部输入的时钟信号在时钟稳定电路的作用下被转换为具有所需要占空比并且具有较小的时钟抖动的脉冲信号，由此降低由于时钟不稳定而对A/D转换器产生的噪声的影响。通过研究证明，时钟稳定电路对A/D转换器的有效位(ENOB)和信噪比(SNR)等性能有着重要的影响，所以要确保A/D转换器具有很高的性能，必须要保证时钟信号具有较小的噪声和恰当的占空比。
　　 本文设计的电路是在0.18μm2P4M CMOS工艺下，采用cadence软件仿真及版图验证，预期指标为：工作电压1.9V；最大工作频率2GHz；占空比调节范围25％～75％；输出占空比精度为(50±1)％；时钟抖动低于200fs。
　　 在分析了几种时钟稳定电路实现结构的优缺点之后选用了适合本文设计要求的电路结构--全差分脉宽控制环路。该电路结构是在脉宽控制环路结构之上提出的，和脉宽控制环路结构相比的主要区别在于控制电路以及差分放大器结构单元上，拥有比它更好的抖动性能以及更精确的占空比调节能力，同时也比锁相环、延迟锁相环更能实现高速、低抖动的要求，且该电路结构简单，更能实现50％占空比的精确调节，通过对电路的设计及仿真验证，最终得到了49％～50.24％的输出占空比调节范围，时钟抖动为112.3fs的结果，这个结果满足了预期的参数要求，在版图方面，通过合理设计、合理布局，采用对称度比较高的版图设计技术减少因为噪声和工艺波动对电路的影响，从而使整个电路具有低抖动的优点。
　　 该时钟稳定电路能够实现具有低抖动并具有良好的调节时钟占空比性能的时钟信号，完全满足电子系统对A/D转换器高性能的要求。