Area; Array Multiplier; CLAA; CSLA; Delay; VHDL Modeling amp; Simulation;
机译:基于CSLA和CLASS的可逆逻辑四象限乘法器的设计与性能分析。
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机译:通过32位顺序乘法器实现乘法器和累加器单元最佳延迟和面积的VHDL设计与实现。
机译:使用CLAA和CSLA的32位无符号乘法器的设计与实现
机译:使用各种加法器拓扑结构的32位纳米级ALU的设计,实现和性能比较
机译:32位高速直接数字频率合成器的硬件实现
机译:使用高效的SQRT-CSLA 128位无符号乘数设计和实现