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【24h】

Design of A 100MHz - 1.66GHz, 0.13μm CMOS Phase Locked Loop

机译：设计100MHz - 1.66GHz，0.13μm的CMOS相位锁定环

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A fully integrated charge-pump phase-locked loop (PLL) is described. The PLL is designed and simulated in a 0.13 CMOS technology. The PLL lock range is from 100MHz to 1.66GHz.

机译：描述了完全集成的电荷泵锁相环（PLL）。 PLL采用0.13 CMOS技术设计和模拟。 PLL锁定范围为100MHz至1.66GHz。

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来源
《International Conference on Electronic Devices, Systems and Applications 》|2010年||共5页
会议地点
作者
Mehdi Ayat; Behnam Babaei; Reza Ebrahimi Atani; Sattar Mirzakuchaki; Babak Zamanlooy;
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正文语种
中图分类 TN-53;
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