adders; digital signal processing chips; flip-flops; low-power electronics; systolic arrays; 0.35 micron; D flip flops; digital signal processing chips; full adder; low power electronics; low power systolic squarer; systolic array;
机译:GF(
机译:高效并行半收缩阵列结构,用于GF(2M)中的乘法和平方
机译:用于GF(2m)上乘法和平方的高效位并行脉动体系结构
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机译:高效并行半收缩阵列结构,用于GF中的倍增和平方(2 m sup> i>)
机译:用于Toeplitz系统解决方案的高效收缩阵列:VLsI(超大型系统集成)中收缩结构构建方法的示意图