Through-silicon vias; Wires; Three-dimensional displays; Benchmark testing; Optimization; Schedules;
机译:在VLIW传输触发的架构中减少测试时间的实现
机译:具有多位测试模式的1 Mbit DRAM中的冗余测试时间减少技术
机译:基于动态频率缩放的功耗感知嵌入式系统能耗降低-仿真和实验方法
机译:动力感知3D-SoC的测试时间减少
机译:功耗感知电路设计和优化,可降低总芯片功耗。
机译:利用卷积神经网络进行测试时间增强的运动不确定性估计
机译:基于ILP的基于NOC基于SOC的片上时钟的电动感知测试时间减少