低消費電力心拍抽出ASIC及びアナログフロントエンド

摘要

VDECを利用し心拍数抽出のためのAFE,心拍数抽出ディジタルASICを低消費電力に設計した。シミュレーション上でプロトタイプシステムと比較すると最大80%の電力削減を行うことが期待できる。試作結果については電源電圧1.8 Vでの動作は難しいものの，2.2 V以上でECGへッドアンプについては動作を確認した。また，市販の回路を用いて心電の測定に成功した。消費電力は333μWとなり従来より約40 %の電力削減ができた。