Clocks; Convolution; Field programmable gate arrays; Receivers; Sensors; Synchronization; Transceivers;
机译:用于可扩展神经形态系统的商用FPGA上具有流控制和时钟校正功能的高速位串行双向LVDS链路上的多个AER握手通道
机译:1.5 ns的OFF / ON开关时间电压模式LVDS驱动器/接收器对,用于异步AER位串行芯片网格链接,可节省多达40倍的事件速率相关功耗
机译:Sub-ns唤醒时间开-关可切换LVDS驱动器-接收器芯片I / O焊盘对,用于在AER位串行链路中节省速率相关的功耗
机译:一个AER握手的模块化基础设施PCB,带X8 2.5Gbps LVDS串行链路
机译:用于可扩展神经形态系统的商用FPGA上具有流控制和时钟校正功能的高速位串行双向LVDS链路上的多个AER握手通道