机译:使用闪存参考混洗的带宽高达100 MHz的可重构
机译:0.1-4 GHz SDR接收器,在65 nm CMOS中具有可重新配置的10-100 MHz信号带宽
机译:10 MHz带宽,70 dB SNDR连续时间Δ-Σ调制器,具有数字改进的可重配置阻塞抑制功能
机译:可重配置的ΔΣ调制器,使用闪存基准混洗具有高达100 MHz的带宽
机译:具有2.5MHz信号带宽的14位连续时间delta-sigma A / D调制器的设计。
机译:具有2.4Ghz时钟速率的100Mhz带宽80dB动态范围连续时间Δ-Σ调制器
机译:用于片上电感器优化的Q增强功能可重构Δ-Σ射频ADC