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Fpga Synthesis With Retiming And Pipelining For Clock Period Minimization Of Sequential Circuits

机译：具有时序和流水线功能的Fpga合成可最大程度地降低时序电路的时钟周期

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来源
《》|2001年|P.644-649|共6页
会议地点
作者
Cong; J.; Chang Wu;
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正文语种
中图分类无线电电子学、电信技术 ;
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