机译:低于1/4 / splμm/ m的双栅极CMOS技术,使用用于nMOS和pMOS栅极的原位掺杂多晶硅
机译:掩埋沟道PMOS中栅极引起的漏极泄漏-低成本,高性能3.3V,0.25- / spl mu / m技术开发的限制因素
机译:高度紧凑的基于硅胶的PLC型1 / spl次/ 32分路器,使用127 / spl mu / m间距输出和0.4%-/ spl Delta /波导
机译:双层多晶闸门和双埋地接触技术实现0.4 / SPL MU / M NMOS / PMOS间距,适用于7.65 / SPL MU / M / SUP 2 /全CMOS SRAM CELL