Department of Computer Hardware University of Aizu Aizu-Wakamatsu, 965-8580 Japan;
Department of Computer Science Hosei University Tokyo, 184-8584 Japan;
Cache; Java virtual machine; Java processor; instruction level parallelism; thread level parallelism; multithreading; performance evaluation; trace-driven simulation;
机译:指令缓存错误的体系结构的静态概率最坏情况执行时间估计
机译:指令缓存错误的体系结构的静态概率最坏情况执行时间估计
机译:使用多核体系结构利用线程级和指令级并行性对质谱数据进行聚类
机译:用于Java线程并行执行的指令缓存体系结构
机译:硬件/软件共同设计的虚拟机的线程级并行执行。
机译:利用多核体系结构利用线程级和指令级并行性对质谱数据进行聚类
机译:用于Java线程并行执行的指令缓存架构