Microelectronic Research Laboratory Urmia University Iran;
Microelectronic Research Laboratory Urmia Graduate Institute Iran;
Phase locked loops; Frequency synthesizers; Mathematical model; Bandwidth; Resistance; Simulation; Time-frequency analysis;
机译:2 GHz次谐波注入锁定PLL,采用基于混频器的注入时序控制,采用0.18; C; m CMOS技术
机译:使用噪声免疫自适应增益VCO的0.18μmCMOS热备份PLL
机译:CMOS 0.18μm600 MHz时钟乘法器PLL和伪LVDS驱动器,用于ALICE内部跟踪系统前端芯片的高速数据传输
机译:一种新的自适应PLL,以减少0.18μm技术的锁定时间
机译:利用CMOS技术设计重影消除芯片的锁相环(PLL)
机译:结合互补锁定引物技术和共轭小沟结合物探针的高灵敏度实时一步RT-PCR的开发
机译:基于0.18μmCMOS技术的低锁定时间的数字PLL合成器的实现。