キャパシタDAC のリセット回数削減による電力効率改善

摘要

近年、高速データコンバータの研究が盛んに行われており、高速動作を可能とするDAC の性能向上も求められている．プロセスの微細化や近年の研究に伴い、DAC の高速動作は進化を遂げてきているが、同時に消費電力の改善も求められている．DAC の中で低消費電力動作に適する形式は容量を用いたキャパシタDAC(CDAC)である．CDAC はSAR-ADC などにも利用され、以前では低速低電力動作の形式とされていたが、近年の研究においてはADC の高速化に伴いCDAC も高速動作に対応してきている[1][2]．高速化していく分、それに応じて消費電力も増加している。本論文では、シミュレーションをもとにCDAC の電力消費の一因となるリセット信号に着目し、CDAC の低消費電力化について検討する．