Department of Electronics Engineering Priyadarshini College of Engineering Nagpur Maharashtra India;
Adders; Mathematics; Delays; Field programmable gate arrays; Clocks; Conferences; Instruments;
机译:在FPGA中实现高速,低功耗和高效区域并行前缀加法器
机译:用于(9,7)小波滤波器的高速,低功耗2-D DWT的高效VLSI架构和FPGA实现
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机译:使用FPGA的区域高效低功率高速MAC单元的设计与实现
机译:自动化设计 空间探索 工具 针对OpenCL 为基础 实现 在FPGA上 使用机器学习
机译:基于模型的设计浮点累加器。研究案例:支持向量机内核功能的FPGA实现
机译:使用45nm技术在Cadence Virtuoso中使用不同乘法器的低功率高速16位算术单元的设计与实现