Adders; MOSFET; Delays; Delay effects; CMOS technology; Power dissipation;
机译:基于DPL的新型CMOS 1-TRIT三元全加法器
机译:具有不同CMOS逻辑设计的不同全加器的功率分析
机译:利用静态CMOS逻辑和绝热逻辑的低功耗8位超前进位加法器的设计与实现
机译:CMOS,CPL和DPL逻辑的不同加法器分析
机译:32位Brent Kung加法器(CMOS逻辑)的布局设计
机译:接触塞沉积条件对多级CMOS逻辑互连器件中结漏电流和接触电阻的影响
机译:利用静态CMOS逻辑和绝热逻辑的低功耗8位超前进位加法器的设计与实现