Emulation komplexer synthetisierter Schaltungen auf Signalprozesoren

摘要

Dieser Artikel beschreibt ein Verfahren zur Emulation einer durch High-Level-Synthese generierten strukturellen RT-Beschreibung auf einem digitalen Multi-Signalprozessor (MDSP). Mittels des High-Level-Synthesewerkzeugs CADDY-II wird aus einer hochsprachlichen Spezifikation eine VHDL-Beschreibung auf RT-Ebene erzeugt. Diese Beschreibung auf RT-Ebene wird in ein VLIW-Programm umgesetzt, das auf einem MDSP ausgeführt werden kann. Wir zeigen, wie die High-Level-Synthese eingesetzt werden kann, um einen Ablaufplan zu generieren und wie dieser in ein MDSP-Programm überführt wird.