Faculty of Engineering and Technology (FET), Mody Institute of Technology and Science (MITS), Lakshmangarh-332311, District Sikar, Rajasthan, India;
dead-zone; delay locked loop; false locking; peak-to-peak jitter; phase error; phase frequency detector; phase selection circuit;
机译:基于低功耗,低抖动DLL的低频(250 kHz)时钟发生器
机译:低抖动时钟乘法器使用简单的低功耗ECDLL,在VCDL中具有额外的延迟延迟
机译:低功耗乘法DLL,可在高度集成的数字芯片中生成低抖动的数GHz时钟
机译:低功耗设计,在所有五个角都测试了低抖动DLL,以避免虚假锁定
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:低抖动多相时钟生成:DLL与移位寄存器之间的比较