机译:设计适用于DSP应用的高效VLSI并行加乘和加乘加单元的算法
机译:使用Radix-2修改的Booth算法和使用Verilog的SPST加法器有效实现16位乘法累加器
机译:用于高效VLSI的基于基于MAC的应用程序的小常数平均误差不精确的加法器/乘数
机译:具有32×8乘法累加器的32位乘法和MAC指令的高效算法,DSP应用中的32x8乘法器实现
机译:研究DSP算法实现技术和数字信号处理器上DSP算法实现的内存访问减少。
机译:勘误至:植入式神经技术:双向神经接口—应用程序和VLSI电路实现
机译:用于DSP应用的高速32位Vedic乘法器