Graduate School of Information Science, Nara Institute of Science and Technology Kansai Science City 630-0192, Japan;
机译:一种新的顺序电路,具有用于路径延迟故障的组合测试生成复杂性
机译:一种新的顺序电路,具有用于路径延迟故障的组合测试生成复杂性
机译:基于模糊延迟模型的故障模拟器,用于异步时序电路中的串扰延迟故障测试生成
机译:几个延迟故障模型的顺序测试生成到组合测试生成的可约性
机译:过渡故障和过渡路径延迟故障:测试生成,路径选择以及功能性侧面测试的内置生成。
机译:考虑故障排除效率和错误产生的测试覆盖软件可靠性模型
机译:对于多个延迟故障模型,顺序测试生成到组合测试生成的可简化性