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用PLD/HDL进行数字电路设计

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CPLD、FPGA是密度和性能极高的PLD,用VHDL进行PLD设计是一种快速、有效的方法.层次化设计是进行大规模设计的主要思想.本文通过一码相关检测设计,论述用层次化设计思想及图形和文本设计相结合的方法进行PLD设计.合理分配PLD内部的逻辑资源,提高系统的设计效率和运行速度也是进行PLD设计时必须考虑的问题.

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来源
《2003年全国单片机及嵌入式系统学术年会》|2003年|1057-1060|共4页
会议地点北京
作者
石艳玲; 聂明; 郭圣权;
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作者单位

中国计算机学会;

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会议组织
正文语种
原文格式 PDF
中图分类软件工程;数字电路;
关键词
可编程逻辑器件(PLD); 硬件描述语言(HDL); 自底向上设计(BUD); 自顶向下设计(TDD);

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