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孙彩霞; 张民选; 王永文;
中国计算机学会;
显式并行; 微处理器体系结构; 前瞻技术; 推测执行技术;
机译:计算机集群的推测并行化体系结构中的动态分支推测
机译:高性能CMOS IBM S / 390并行企业服务器G4微处理器的电路设计技术
机译:缩小并行频域求解器与显式时域方案之间的性能差距,以实现并行体系结构上的3D迁移
机译:第一个IA-64微处理器:高度并行执行的设计
机译:用于降低高性能微处理器能耗的体系结构和编译器技术。
机译:并行MapReduce:使用并行执行策略来最大程度地利用云资源并提高性能
机译:优化了应用于IA-32和IA-64微处理器的测试的执行时间。
机译:显式并行微处理器的形式验证
机译:用于推测性并行执行的计算机体系结构
机译:具有推测性指令流水线的微处理器将推测性寄存器值存储在分支目标缓冲区内,以便在返回后以推测方式执行指令
机译:在具有多执行切片体系结构的微处理器中,与危险危险并行并通过分布式历史缓冲区处理指令
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