一种浮点融合乘加部件的设计与实现

摘要

浮点融合乘加将乘法和加法看成一个不可分割的操作,不对中间结果进行舍入,因此提高了计算精度,降低了操作延时和硬件开销。本文设计了一款遵循IEEE-754-2008最新标准的支持单精度规格化数的浮点融合乘加部件,采用高效的部分积压缩树结构、优化的对阶移位部件和高速加法器和改进的前导零检测部件,使硬件开销和操作延时进一步降低。设计使用硬件描述语言Verilog编码实现,通过了模块级验证和初步的系统级验证,并在逻辑分站的基础上,使用65nm工艺库进行逻辑综合。结果表明,本设计的时钟频率可以达到1.1GHz以上,满足设计要求。