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Method and apparatus for a binary neural network mapping scheme utilizing a gate array architecture

机译:利用门阵列架构的二元神经网络映射方案的方法和装置

摘要

In one embodiment, an apparatus comprises a plurality of bitwise multipliers, a bitwise multiplier of the plurality of bitwise multipliers to multiply a binary synapse weight value of a neural network by a binary activation state value of a neuron of the neural network. The apparatus further comprises a plurality of majority voters, a majority voter of the plurality of majority voters to receive outputs of a first group of bitwise multipliers and to generate a majority result to indicate whether a majority of outputs of the first group of bitwise multipliers are set to a first binary value or a second binary value. The apparatus also comprises a first plurality of reconfigurable connections coupled to outputs of the plurality of bitwise multipliers and inputs of the plurality of majority voters.
机译:在一个实施例中,一种装置包括多个比特乘法器,多个比特乘子的位乘法器,以通过神经网络的神经元的二进制激活状态值来乘以神经网络的二进制突触重量值。该装置还包括多个多数选民,多个多数选民的多数选民,以接收第一组的比基格乘法器的输出并生成多个结果以指示第一组的位数乘法器的大多数输出​​是否是设置为第一个二进制值或第二个二进制值。该装置还包括第一多个可重新配置连接,耦合到多个比特乘法器的输出和多个多数选民的输入。

著录项

  • 公开/公告号US11055613B2

    专利类型

  • 公开/公告日2021-07-06

    原文格式PDF

  • 申请/专利权人 INTEL CORPORATION;

    申请/专利号US201616463764

  • 发明设计人 LIWEI MA;

    申请日2016-12-28

  • 分类号G06N3/063;G06F7/544;H03K19/21;H03K19/23;

  • 国家 US

  • 入库时间 2022-08-24 19:44:04

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