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FAIL SOFT SYNCHRONOUS CLOCK DEVICE

机译:故障软件同步时钟设备

摘要

In a fail soft synchronization clock system having a plurality of central processing units and a plurality of input-output units operably connected to one or more remotely located volatile cache memories there is provided a free-running, non-synchronized clock in each central processing unit. The clock outputs are connected to sets of synchronizing clock system logic circuits, one for each central processing unit, which disable the clocks of all other central processing units and selects their own associated clock as the input for producing a plurality of synchronized outputs employed in turn to time the operation of the processing system which is operably connected to the cache memories.
机译:在具有多个中央处理单元和可操作地连接到一个或多个远程易失性高速缓冲存储器的多个输入-输出单元的故障软同步时钟系统中,在每个中央处理单元中提供了自由运行的非同步时钟。 。时钟输出连接到一组同步时钟系统逻辑电路,每个中央处理单元一个,它们禁用所有其他中央处理单元的时钟,并选择它们自己的相关时钟作为输入,以产生依次使用的多个同步输出定时处理可操作地连接到高速缓冲存储器的处理系统的操作。

著录项

  • 公开/公告号JPS52111348A

    专利类型

  • 公开/公告日1977-09-19

    原文格式PDF

  • 申请/专利权人 SPERRY RAND CORP;

    申请/专利号JP19770026170

  • 发明设计人 JIYOSEFU ANSONII KIMURINGAA;

    申请日1977-03-11

  • 分类号G06F1/04;G06F1/12;G06F13/42;

  • 国家 JP

  • 入库时间 2022-08-23 01:25:09

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