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Examination of design rules with a VHDL simulator

机译:用VHDL模拟器检查设计规则

摘要

We describe the application of VHDL simulators to check the conformance of a design with Design for Testability (DFT) rules. The basic idea is to define a special DFT logic using VHDL's powerful logic modeling capabilities and to perform a kind of symbolic simulation based on this DFT logic.
机译:我们描述了VHDL模拟器在检查可测试性(DFT)规则与设计的一致性方面的应用。基本思想是使用VHDL强大的逻辑建模功能定义特殊的DFT逻辑,并基于此DFT逻辑执行一种符号模拟。

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