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Microprocessor, which cooperates with a coprocessor

机译:与协处理器合作的微处理器

摘要

PURPOSE:To suppress the occurrence of a bus-neck state by separating data transfer to a coprocessor from a system bus. CONSTITUTION:A 32-bit microprocessor 100 is connected to a memory 120 through a bus control unit 101, the data bus D of 32-bit width, and the address bus A of 32-bit width. Besides, the coprocessor (FPU) 110 for floating point operation is connected to the CPU 100 through a slave processor bus control unit 104, the data bus CD of 32-bit width and the address bus CA of 9-bit width. Then, the data transfer with the coprocessor FPU 110 is executed by using the exclusive data bus CD and the exclusive address bus apart from the data bus D and the address bus A for accessing the memory 120. Thus, the duty cycle of the system bus at the time of the execution of an instruction to be expanded by the coprocessor can be reduced, and the occurrence of the bus neck can be suppressed.
机译:目的:通过分离从系统总线到协处理器的数据传输来抑制总线颈部状态的发生。组成:一个32位微处理器100通过总线控制单元101、32位宽度的数据总线D和32位宽度的地址总线A连接到存储器120。此外,用于浮点操作的协处理器(FPU)110通过从属处理器总线控制单元104、32位宽度的数据总线CD和9位宽度的地址总线CA连接到CPU 100。然后,通过使用专用数据总线CD和专用地址总线执行与协处理器FPU 110的数据传输,该专用数据总线CD和专用地址总线与数据总线D和地址总线A分开以用于访问存储器120。因此,系统总线的占空比可以减少执行要由协处理器扩展的指令时的时间,并且可以抑制总线颈的发生。

著录项

  • 公开/公告号DE69031960T2

    专利类型

  • 公开/公告日1998-09-10

    原文格式PDF

  • 申请/专利权人 NIPPON ELECTRIC CO JP;

    申请/专利号DE1990631960T

  • 发明设计人 KANEKO HIROAKI JP;

    申请日1990-02-05

  • 分类号G06F9/38;

  • 国家 DE

  • 入库时间 2022-08-22 02:43:05

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