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Method and apparatus for constructing verification test sequences by merging and touring hierarchical unique input/output sequence (UIO) based test subsequence graphs

机译:通过合并和巡视基于层次的唯一输入/输出序列(UIO)的测试子序列图来构造验证测试序列的方法和设备

摘要

A Distinctness Measurement (DM) is determined (16) for Finite State Machine (FSM) state transitions. The DM is used to identify Unique Input/Output Sequence (UIO) Sets (63) that uniquely identify FSM (33) states. UIO Set members are combined with FSM transitions to form Test Subsequences (TS). Test Subsequences are connected (64) into Hierarchical TS Graphs (65), which are merged (38). The merged TS Graph (39) is augmented (94) and Euler Toured (28) to generate Verification Test Sequences (VTS). A VTS (43) tests conformance of a Machine-Under-Test (14) against a FSM (33) model.
机译:确定(16)用于有限状态机(FSM)状态转变的差异测量(DM)。 DM用于标识唯一标识FSM(33)状态的唯一输入/输出序列(UIO)集(63)。 UIO Set成员与FSM转换结合形成测试子序列(TS)。测试子序列被连接(64)到分层TS图(65)中,其被合并(38)。合并的TS图(39)进行增强(94)和Euler Toured(28)生成验证测试序列(VTS)。 VTS(43)测试被测机器(14)与FSM(33)模型的一致性。

著录项

  • 公开/公告号US5703885A

    专利类型

  • 公开/公告日1997-12-30

    原文格式PDF

  • 申请/专利权人 MOTOROLA INC.;

    申请/专利号US19950399008

  • 发明设计人 CARMIE A. HULL;XIAO SUN;

    申请日1995-03-06

  • 分类号G01R31/28;G06F11/00;

  • 国家 US

  • 入库时间 2022-08-22 02:40:32

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