首页> 外国专利> Wiring layout manner and production manner null

Wiring layout manner and production manner null

机译:布线方式和生产方式为空

摘要

PURPOSE:To obtain a method for efficiently generating dummy wiring patterns for flattening to the required min. extent in designing and producing the metallic wiring patterns formed in a semiconductor circuit. CONSTITUTION:A photolithography mask obtd. by subjecting all the wiring patterns designed for the purpose of obtaining desired device characteristics to a mutual comparison of the wiring patterns of the respective layers of multilayered metallic wirings, generating dummy patterns 3 in the case the spacings with the first layer wiring patterns 1 right under the second layer wiring patterns 2 are parted at =2 times the wiring pitch when there is the nearest pattern in the second layer wiring patterns 2 and synthesizing such patterns with the compared first layer wiring patterns 1 is used at the time of automatically designing the multilayered metallic wirings of a semiconductor device.
机译:目的:获得一种有效生成虚假布线图形以展平至所需最小长度的方法。设计和生产形成在半导体电路中的金属布线图案的程度。组成:光刻掩模。通过使为获得期望的器件特性而设计的所有布线图案经受多层金属布线的各层的布线图案的相互比较,在与第一层布线图案1正好位于下方的情况下产生伪图案3当第二层布线图案2中存在最接近的图案时,第二层布线图案2以> = 2倍的布线间距分开,并在自动设计时使用与比较后的第一层布线图案1合成的图案。半导体器件的多层金属布线。

著录项

  • 公开/公告号JP3334339B2

    专利类型

  • 公开/公告日2002-10-15

    原文格式PDF

  • 申请/专利权人 富士通株式会社;

    申请/专利号JP19940141820

  • 发明设计人 栗田 和行;

    申请日1994-06-23

  • 分类号G03F1/08;H01L21/027;H01L21/3205;H01L21/82;

  • 国家 JP

  • 入库时间 2022-08-22 01:01:36

相似文献

  • 专利
  • 外文文献
  • 中文文献
获取专利

客服邮箱:kefu@zhangqiaokeyan.com

京公网安备:11010802029741号 ICP备案号:京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有
  • 客服微信

  • 服务号