要解决的问题:提供一种通过半导体晶片的光刻来预测在相邻层上形成的电路结构的叠加中的故障的方法。解决方案:本方法包括:提供通过光刻形成在半导体晶片的一个或多个相邻层上的电路部分的设计结构;通过使用一个或多个关于过程变化或定位偏差误差的预定值,来预测每个电路部分在每个相邻层上的形状和位置。此外,本方法确定电路部分的预测形状和预测位置的叠加尺寸,将所确定的叠加尺寸与理论最小值进行比较,并确定预测叠加尺寸是否不合适。关于所提供的设计结构,使用不同的工艺变化值和定位偏差误差来重复上述步骤,确定预测的重叠尺寸是否不合适,并且进一步提供不适当的措施的报告作为输出。
版权:(C)2005,JPO&NCIPI
公开/公告号JP2004320004A
专利类型
公开/公告日2004-11-11
原文格式PDF
申请/专利号JP20040104785
申请日2004-03-31
分类号H01L21/027;
国家 JP
入库时间 2022-08-21 22:35:39