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Test layout used in the production of deep trench capacitive memory elements comprises a first test pattern arranged in the middle position of a test region, a second test pattern close to the first test pattern and a third test pattern

机译:在深沟槽电容式存储元件的生产中使用的测试布局包括布置在测试区域的中间位置的第一测试图案,靠近第一测试图案的第二测试图案和第三测试图案

摘要

Test layout (100) comprises a first test pattern (A) arranged in the middle position of a test region (20), a second test pattern (B) arranged close to the first test pattern at 45[deg] to the first test pattern and a third test pattern arranged close to the first test pattern along an X-axis of the reference-X-Y-coordinates. The test patterns are arranged in an H-shape within the test region. Preferred Features: The test layout is arranged on a photo-mask with an arrangement deep trench capacitive patterns. Rectangular symmetrical patterns (12, 14) have a dimension which is the same as the deep trench capacitive patterns.
机译:测试布局(100)包括:第一测试图案(A),其布置在测试区域(20)的中间位置;第二测试图案(B),其与第一测试图案成45°角靠近第一测试图案布置。第三测试图案沿着参考XY坐标的X轴靠近第一测试图案。测试图案在测试区域内以H形布置。优选特征:测试布局被布置在具有深沟槽电容图案的光掩模上。矩形对称图案(12、14)的尺寸与深沟槽电容图案相同。

著录项

  • 公开/公告号DE102004020744A1

    专利类型

  • 公开/公告日2006-01-19

    原文格式PDF

  • 申请/专利权人 NANYA TECHNOLOGY CORPORATION KUEISHAN;

    申请/专利号DE20041020744

  • 发明设计人 WU YUAN-HSUN;

    申请日2004-04-27

  • 分类号G01M11/02;G03F7/20;

  • 国家 DE

  • 入库时间 2022-08-21 21:21:00

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