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Rate-compatible shortened quasi-cyclic low-density parity-check (ldpc) codes

机译:速率兼容的缩短的准循环低密度奇偶校验(ldpc)码

摘要

An embodiment of the present invention provides an apparatus, comprising a transceiver capable of encoding and decoding a unified quasi-cyclic low-density parity-check (QC-LDPC) code structure for variable code rates and sizes using a unified base matrix definition. QC-LDPC codes form a special class of structured LDPC codes whose parity check matrices comprise permutation or, shifted identity matrices. The unified base matrix definition may be a concatenation of multiple square matrices SmxRm = (SRmxm SR-1mxm ÒÒÒ S3mxm S2mxm S1mxm) and the base matrix for rate (r-1)/r may be Smxrm = (Srmxm Sr-1mxm ÒÒÒ S3mxm S2mxm S1mxm) for r=2,3..,R.
机译:本发明的实施例提供一种装置,包括:收发器,其能够使用统一的基本矩阵定义来对可变的码率和大小的统一的准循环低密度奇偶校验(QC-LDPC)码结构进行编码和解码。 QC-LDPC码形成一类特殊的结构化LDPC码,其奇偶校验矩阵包括置换或移位的身份矩阵。统一的基本矩阵定义可以是多个平方矩阵SmxRm =(S mxm S mxm 3 mxm S <2> mxm S <1> mxm>速率(r-1)/ r的矩阵可以是r = 2的Smxrm =(S mxm S mxm < S 3mxm S <2> mxm S <1> mxm) ,3 ..,R。

著录项

  • 公开/公告号GB2433685A

    专利类型

  • 公开/公告日2007-06-27

    原文格式PDF

  • 申请/专利权人 INTEL CORPORATION;

    申请/专利号GB20070005996

  • 发明设计人 BO XIA;

    申请日2007-03-28

  • 分类号H03M13/11;

  • 国家 GB

  • 入库时间 2022-08-21 20:26:07

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