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System and Method to Account for I/O Read Latency in Processor Caching Algorithms

机译:解决处理器缓存算法中I / O读取延迟的系统和方法

摘要

A processor includes a cache memory and a cache controller. The cache controller fetches first data from a first location of an information handling system, stores the first data to a first cache line of a plurality of cache lines, determines first proximity information for the first data based upon the first location, stores the first proximity information in a first proximity tag associated with the first cache line, and evicts the first cache line from the cache based upon the first proximity tag.
机译:处理器包括高速缓冲存储器和高速缓存控制器。高速缓存控制器从信息处理系统的第一位置获取第一数据,将第一数据存储到多个高速缓存行中的第一高速缓存行,基于第一位置确定第一数据的第一邻近信息,存储第一邻近与第一高速缓存行相关联的第一接近标签中的信息,并基于第一接近标签从高速缓存中逐出第一高速缓存行。

著录项

  • 公开/公告号US2019004971A1

    专利类型

  • 公开/公告日2019-01-03

    原文格式PDF

  • 申请/专利权人 DELL PRODUCTS LP;

    申请/专利号US201715639837

  • 发明设计人 ANDREW BUTCHER;MUKUND P. KHATRI;

    申请日2017-06-30

  • 分类号G06F12/128;G06F12/0811;G06F12/0808;G06F12/0846;G06F12/0862;

  • 国家 US

  • 入库时间 2022-08-21 12:06:26

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