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PROTECTION AGAINST TIMING-BASED SECURITY ATTACKS ON RE-ORDER BUFFERS

机译:对基于重新排序缓冲区的基于定时的安全攻击的保护

摘要

Methods, systems, and apparatuses related to re-order buffers and for protection from timing-based security attacks are described. A processor may have functional units configured to execute instructions out of order, a re-order buffer configured to buffer the execution results of instructions for output in order, and a controller configured to randomize data timing in the re-order buffer. For example, the controller can make random adjustments to the capacity of the re-order buffer in buffering and/or sorting execution results and thus randomize data timing in the re-order buffer.
机译:描述了与重排序缓冲器有关并且用于防止基于定时的安全攻击的方法,系统和装置。处理器可以具有:功能单元,其被配置为无序地执行指令;处理器,可以被配置为:重排序缓冲器,其被配置为对指令的执行结果进行缓冲以按顺序输出;以及控制器,其被配置为使所述重排序缓冲器中的数据定时随机化。例如,控制器可以在对执行结果进行缓冲和/或排序时对重排序缓冲器的容量进行随机调整,从而使重排序缓冲器中的数据时序随机化。

著录项

  • 公开/公告号WO2020117666A1

    专利类型

  • 公开/公告日2020-06-11

    原文格式PDF

  • 申请/专利权人 MICRON TECHNOLOGY INC.;

    申请/专利号WO2019US63991

  • 发明设计人 WALLACH STEVEN;

    申请日2019-12-02

  • 分类号G06F21/55;G06F21/52;G06F9/38;

  • 国家 WO

  • 入库时间 2022-08-21 11:10:45

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