对FPGA EDA软件中路径时序延时的测试方法及装置

摘要

本发明提供了一种对FPGA EDA软件中路径时序延时的测试方法及装置，通过获取时序模型文件、芯片结构文件、网表文件以及布线文件并解析，计算出时序模型文件中每条时序路径的逻辑延时与路径延时，再获取时序报告文件并解析，找出时序报告文件中每条时序路径的逻辑延时与路径延时，最后将每条时序路径计算出的逻辑延时与路径延时与从时序报告中得到的相对应的时序路径的逻辑延时与路径延时进行比较，得到比对结果输出。通过本发明可以迅速地验证出哪条时序路径有误，及时发现bug，从而提高FPGA EDA软件的测试效率。