具有电路保护时间同步的双向缓冲器

摘要

本文描述的示例用于定时同步系统中。一种定时同步系统提供了支持双向半双工电压信号（传送或接收）但防御不正确的输入/输出配置——由此传送信号介质连接到接收端口或接收信号介质连接到传送端口——的电路。所述系统通过使用与电阻器串联的两个或更多缓冲器的并联连接来提供可配置的信号传播。在接收模式期间，可以使用各种隔离电路和电阻器来防御信号传送。

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本申请在

描述

时间同步涉及同步时钟，诸如不同设备之间使用时间戳的时钟。例如，IEEE 1588-2008精确时间协议（PTP）在以太网网络上的不同节点之间同步时间。IEEE 1588-2008协议依赖于使用定时主时钟的设备和使用定时接收器时钟的另一个设备之间的带时间戳的帧的交换。IEEE 1588标准描述了一种用于时钟分布的分级主要-次要架构。在这种架构下，时间分布系统由一个或多个通信介质（网段）和一个或多个时钟组成。普通时钟是具有单个网络连接的设备，并且是同步参考的源（主要或主）或目的地（次要或从）。边界时钟具有多个网络连接，并且可以准确地将一个网段与另一个网段同步。为系统中的每个网段选择同步主时钟。根定时参考被称为特级主时钟。特级主时钟将同步信息传送到驻留在其网段上的时钟。在该段上存在的边界时钟然后将准确的时间中继到它们也连接到的其他段。

简化的PTP系统通常由连接到单个网络的普通时钟组成，并且不使用边界时钟。选出特级主时钟，并且所有其他时钟直接与之同步。IEEE 1588-2008引入了与用于传达PTP消息的网络装备相关联的时钟。透明时钟在PTP消息经过设备时对PTP消息进行修改。针对穿过网络装备所花费的时间来校正消息中的时间戳。

由于技术要求更快且更可靠的通信，因此时间同步变得更关键。诸如电信、金融交易和发电厂之类的行业依赖于通过迅速且精确地打时间戳而快速确保事件全部在正确的时间发生的能力。在诸如5G的新兴技术的情况下，对增强定时的兴趣与日俱增。

附图说明

图1描绘了示例系统。

图2描绘了示例系统。

图3A描绘了系统的接收部分的示例。

图3B描绘了示例传送电路部分。

图4描绘了电路上升时间的示例模拟。

图5A描绘了使用网络接口电路的定时同步来接收信号的过程。

图5B描绘了使用网络接口电路的定时同步来传送信号的过程。

图6描绘了网络接口的示例。

图7描绘了系统。

图8描绘了环境。

具体实施方式

随着中央处理单元（CPU）、芯片组、现场可编程门阵列（FPGA）设备、专用集成电路（ASIC）和其他输入/输出（I/O）设备转向使用较低的电压水平以降低设备功耗，对于去往和来自输入/输出（I/O）引脚的电压信号的电压水平转变的需求变得有必要。此外，对于I/O设备而言，由此使用同一电路承载传送和接收信号的双向信令是有利的，因为它减少了引脚计数并减少了用于I/O的前I/O板电路板空间。双向信令还准许用户对于使用I/O电路来传递所传送或接收的信号的灵活性。

一些分立的双向电压水平转变器缺少提供驱动长电容线缆所必要的大量电流同时维持快速信号上升时间的能力。当用户错误地将一些时间同步设备作为输入和输出连接——由此信号同时被驱动入和出（接收和传送）并且可能引起对设备的永久性损坏时，这些设备不具有免受总线争用的电路保护。

一些水平转变器展现出较长的传播延迟，这不利于某些应用中所需的精确相位对准，诸如用于5G网络的IEEE 1588同步或需要个位数纳秒时间同步精度的其他系统。一些水平转变器支持特定的电压，而不是电压范围。

一些时间同步设备要求用户关断系统并对该设备进行物理接入，以手动配置连接至介质用于传送或接收的跳线，这中断网络设备的使用，增加网络停工时间，并可能扰乱网络带宽。此外，跳线可能容易被用户错误配置，从而导致对装备的永久性物理损坏和对用户的潜在伤害。

各种实施例提供了支持同时双向电压信号（传送和接收）但防御不正确的输入/输出配置（例如，由于用户错误，由此传送信号介质连接到接收端口或接收信号介质连接到传送端口）的电路，同时为用于时间同步的信号传播提供快速上升时间（例如，个位数纳秒）。例如，如果线缆插入错误的端口中，则时间同步设备可以从要传送信号的端口接收到信号。一般地，由于电阻器电容（RC）时间常数较高，因此在信号路径中使用高电阻防御错误配置和过大的电流水平将使信号的上升时间降级。各种实施例通过将传送电路拆分成多个并联信号路径来减小有效RC时间常数，从而管理信号的上升时间和对应的传播延迟。各种实施例可以准许使用具有各种展现的电容值和控制RC时间常数的一系列用户连接的线缆（例如，类型和长度），以通过调谐多个并联信号路径的电阻和电容水平来控制传播延迟，从而实现期望的信号传播延迟。

各种实施例准许时间同步设备的基于软件的传送或接收配置，并且不要求用户手动改变附接至时间同步设备的传送或接收线缆。

各种实施例通过基于软件的控制支持宽范围输入信号电压幅度的电压转变（例如，1.65V至5.5V或其他范围），并且不要求对电压转变进行手动配置。

因此，各种实施例可以与要求高精度接收或传送带时间戳的信号（诸如与IEEE1588（2008）兼容的带时间戳的信号）的网络接口或系统一起使用。例如，带时间戳的信号可以包括IEEE 1588（2008）和IEEE 802.1AS（2011）的Sync、Delay_Req、Pdelay_Req和Pdelay_Resp消息。

图1描绘了包括网络接口和时间同步电路的示例系统。示例系统可以包括具有以太网兼容信号生成和处理电路以及时间同步电路的电路板。小形状因子的可插拔（SFP）兼容端口支持同步光学联网（SONET）、千兆以太网、光纤通道、无源光学网络（PON）和其他通信标准。在该示例中，使用了两个SFP28兼容端口102-0和102-1，但是可以使用任何数量或类型的端口。物理层接口（PHY）104-0和104-1可以根据适用的物理层规范或标准格式化或重构信号。在该示例中，以太网媒体访问控制器（MAC）108可以用于根据适用的标准执行媒体访问控制编码或解码。未示出使用网络接口或主机设备对接收的或可传送的分组进行分组处理的其他层。

关于定时同步，具有双向能力的一个或多个超小型版本A（SMA）线缆连接器120-0和120-1可以用于传送或接收定时相关信号。SMA连接器120-0和120-1允许双向传送和接收配置，与在利用仅传送和仅接收的路径的情况下相比，其消耗了更少的前板和印刷电路板（PCB）面积。SMA或其他定时连接器可以与SFP或以太网端口相邻。SMA连接器120-0和120-1可以用于传递或接收PTP或其他时间同步相关信号。I/O板可以被标记，从而指示SMA连接器可以支持双向信号。前I/O板可以被标记，以指示定时SMA连接器提供对多个电压信号幅度的支持。

在一些示例中，SMA连接器120-0和120-1支持参考ITU-T G.703标准以1脉冲每秒（PPS）的连续方波信号的输入或输出。根据诸如ITU-T G.703的一些标准，1 PPS脉冲上升/下降时间必须小于5纳秒（ns）。如在各种实施例中实现的，传送的1 PPS方波在0V和

具有传送和接收能力的定时信号接口122-0和122-1可以传递接收的或可传送的定时相关信号。一些双向水平转变器要求双电压水平VCCA和VCCB，这将要求用户手动设置所期望的输入电压。附加地，一些双向水平转变器要求VCCA低于VCCB，因此在提供3.3V输出的同时试图支持低于和高于所需I/O电压两者的输入电压可能是有问题的。各种实施例拆分传送和接收路径，并使用软件定义的引脚（SDP）来设置信号的期望方向，从而确保在某一时间或是传送路径或是接收路径为活动的。传送路径利用并联放置的多个缓冲器、功率电阻器和隔离开关来降低串联电阻，并使能实现更快的信号上升时间。该拓扑防御由于从板载设备和外部链路伙伴两者同时驱动信号所致的损坏。接收路径还具有使用终端电阻器和隔离开关以免意外传送的保护。

根据一些示例，定时信号接口122-0和122-1或MAC 108可以应用IEEE 1588兼容的时间同步。定时信号接口122-0和122-1可以在半双工操作的相同引脚上支持以1 PPS的输入或输出连续方波信号。传送或接收的1 PPS方波必须在0V和3.3V之间脉动，并且拉/灌电流最大值限于12mA。然而，这些参数是非限制性的，并且可以使用任何电压水平、双工模式或电流。

作为一些实施例的实现，电路板可以与定时电路和以太网通信电路一起使用。各种SMA端口可以放置在以太网端口旁边。根据本文描述的实施例，SMA端口可以传送或接收定时相关信号。可以使用连接到SMA端口的定时同步电路块的对称布局，其中多个相同的缓冲器组件并联并且迹线长度匹配。可以不利用用户可配置的硬件组件（例如跳线、手动开关）。

图2描绘了示例时间同步系统。该系统可以经由SMA端口202接收信号和/或向SMA端口202传送信号。控制逻辑204启用或是接收路径或是传送路径，同时防止传送和接收路径两者被同时启用。由系统控制器250提供的SDP可以是通用输入/输出（GPIO）信号的形式，其用于配置控制逻辑204以启用接收或传送路径。参考相应的图3A和图3B提供了接收和传送路径的示例描述。各种实施例提供了从SMA端口202对信号的接收，这准许使用水平转变器214和

图3A描绘了系统接收部分的示例。各种实施例包括SMA输入202和终端电阻器212之间的隔离开关210。隔离开关210可以被实现为FET总线开关。在水平转变器214输入处的终端电阻器212用于避免传送线反射，并且可以是近似

对于接收路径的各种实施例，单向水平转变器214在没有客户干预的情况下提供多电压水平转变。单向水平转变器214可以提供接收1.65V-5.5V并以特定VCC电压传送的能力。水平转变器214的示例实现包括德州仪器SN74LV1T125或Nexperia 74LV1T125。水平转变器214可以用单个VCC源支持包括5.5V的宽输入范围和3.3V输出，并且可以在关闭和禁用（例如，开路）时被隔离，以提供抵御因接收电流所致的电路损坏的保护。水平转变器214可以支持在系统控制器250最大额定电流（例如，12mA或某个其他值）以上的电流，并且提供低传播延迟、低上升时间和低电容。可以使用其他电压转变范围。此外，水平转变器214能够在传送禁用状态期间提供针对接收状态期间传送信号的隔离。为了防御信号同时传送和接收的事件，在水平转变器214和系统控制器250之间提供串联电阻器216。电流保护电阻器216防御水平转变器214将到控制器250的输出驱动为高，而控制器250将到水平转变器214的输入驱动为低，这是通过电流保护电阻器216的路径到水平转变器的输出信号的错误情形。尽管上升时间将受到串联电阻器216影响，但是上升时间延迟可以是一致的，并且因此被表征、并且考虑和适应以确定准确的时间戳接收时间。例如，一致的上升时间可以被时钟管控驱动器软件（例如，控制PTP硬件时钟计数器的驱动器）使用，以通过使时间戳接收时间减少上升时间来调整时间戳接收时间。在另一个示例中，可以调整来自数模转换器（DAC）的输出电压，以调整晶体振荡器的频率，从而使时间戳接收时间减少上升时间。

例如，电流保护电阻器216可以实现为274欧姆电阻器（或其他值），但由于存在一致的上升时间，因此控制器250可以考虑到一致的信号延迟并适应该延迟。例如，对于10 ns的延迟，时间戳可以回溯10 ns。

信号接收处理的示例如下。方向控制SDP动态地配置控制逻辑204，以使得设备在信号接收模式下操作。例如，用户可以配置系统控制器250来启用接收路径。系统控制器250在接收路径启用的情况下提供输出启用（OE）。隔离开关210和水平转变器214被启用。当隔离开关210被启用时，来自水平转变器214的信号通过终端电阻器212传递，这是因为隔离开关210对于从水平转变器214接收的信号是开路。

在SMA端口202处接收的信号被传递至隔离开关210。例如，SMA端口202可以提供1脉冲/秒的时钟脉冲来指示一秒或多秒的开始。被启用的隔离开关210将时钟脉冲传递到水平转变器214。水平转变器214将接收信号的幅度范围转变到系统控制器250接受的电压范围。例如，如果输入电压范围是1.65V到5.5V，则0V到3.3V的范围被提供给系统控制器250。任何电压范围都可以与低端以及高端一起使用，例如，低端是1.1V、1.3V、1.5V、1.65V、1.8V、2.0V、2.1V、2.5V、3.0V或3.3V中的任何一个，高端是1.5V、1.8V、2.0V、2.4V、2.65V、3.0V、3.3V、3.6V、5.0V、5.5V、6.0V、6.5V或7.0V中的任何一个。可以支持任何电压范围或电流水平。

系统控制器250处理接收信号。系统控制器250将定时电路252（例如，数字控制电路或锁相环（PLL））与接收信号中承载的一个脉冲/秒信号对准。例如，全球定位系统（GPS）信号可以提供一个脉冲/秒信号。定时电路252可以经由时钟脉冲信号将秒的边界传输到另一个设备。

图3B描绘了示例传送电路路径部分。各种实施例提供抵御因置于信号传送路径中的过大电压或电流所致电路损坏的保护，但具有可配置的RC时间常数相关延迟。要防御各种场景，其中许多场景可能引起对设备的永久性损坏。

缓冲器222可以拉传送信号并灌错误电流输入接收的电流。保护串联电阻器224-0至224-N可以从来自相应电流缓冲器222-0至222-N的输出到隔离电路228的输入进行使用。保护串联电阻器224-0至224-N可以用于吸收电流并防御在受保护的受控时延电路220处接收的高输入电流（例如，130mA），以保护缓冲器222-0至222-N免受损坏。保护电阻器224-0至224-N用于在传送模式期间防御在相应缓冲器222-0至222-N的输出处接收的电流。电阻器224可以指代电阻器224-0至224-N中的任何一个或全部。缓冲器222可以指代缓冲器222-0至222-N中的任何一个或全部。在一些示例中，电阻器224近似为40欧姆，但是可以取决于在电流缓冲器222的输出处容许的电流水平而使用任何值。

然而，在电容水平不改变的情况下，增加保护电阻器224的电阻将增加RC常数，并潜在地将传播时间增加到不可接受的水平。表1示出了与缓冲器串联的40欧姆保护电阻器用例的上升时间示例。缓冲器可以拉电流和灌电流，但在40欧姆保护串联电阻器的情况下，上升时间过高发生，因为16.85562 ns的上升时间不在可接受的规范内。

表1:40欧姆上升时间计算

各种实施例提供了受保护的受控时延电路220或可配置的RC时间常数电路，其包括与保护电阻器224-0串联的缓冲器222-0并联与保护电阻器串联的一个或多个其他缓冲器，诸如与电阻器224-1串联的缓冲器222-1并联与电阻器224-2串联的缓冲器222-2，以此类推。由受保护的受控时延电路220贡献的有效RC常数可以由电阻器224-0至224-N的电阻水平或者与保护电阻器224串联的缓冲器222的多个并联耦合来配置。降低RC时间常数可以为通过与保护电阻器224串联的缓冲器222的组合传播的信号提供更快的上升时间。在一些示例中，缓冲器222可以被实现为具有高带宽（例如，1 GHz）的运算放大器，其具有快速上升时间（例如，亚纳秒）和低传播延迟。Analog Devices AD8000是示例运算放大器。在一些示例中，与保护电阻器224串联的缓冲器222对于不同的支路进行匹配，使得任何支路提供相同的输入阻抗，并且每个缓冲器222从系统控制器250接收相同份额的输入信号。

为了将传送路径与接收路径隔离（并且反之亦然）以及防止对缓冲器222损坏，隔离电路228放置在受保护的受控时延电路220的输出处。隔离电路228可以包括一个或多个隔离开关226-0至226-M。隔离开关可以是低电容、低传播延迟、低电阻、5.5V容限、高电流、未通电时隔离的FET总线开关。

如果隔离电路228不具有也能处理足够高的电流水平的足够低的传播延迟，则一些实施例通过将多个隔离开关的输入系在一起并将隔离开关输出单独系在一起来并联配置隔离开关226-0至226-M，以便允许更多电流通过隔离开关的并联组合。跨并联的多个隔离开关进行分流可以用来配置对RC时间常数和传送信号传播延迟的贡献。

示例传送操作如下。方向控制SDP和传送启用SDP配置控制逻辑204，以使得设备在信号传送模式下操作。例如，用户可以配置系统控制器250来启用传送路径。系统控制器250在传送路径启用的情况下提供输出启用（OE#）。系统控制器250输出方向控制SDP去往高，并且传送启用SDP去往低。系统控制器250可以提供诸如第二增量信号（例如，1PPS信号）的输出信号，以发送到其他设备用于时间同步。系统控制器250向受保护的受控时延电路220提供信号。应注意，如果通过受保护的受控时延电路220和隔离电路228到SMA 202或者甚至通过将SMA 202连接到另一设备的线缆，传送侧传播延迟是已知的，则传播延迟可以被添加到时间戳，使得接收器可以接收更准确的时间戳。

对时间同步系统的潜在损坏情况在表2和表3中示出，并被突出显示。在表2和表3中，SMA处的电压表示SMA端口202和隔离电路228之间的SMA端口202处的电压水平。控制器SDP处的电压表示从系统控制器250输出到受保护的受控时延电路220的电压。运算放大器输出电阻器处的电流表示通过电流保护电阻器224的电流。本文提供的电压范围仅仅是示例，并且可以使用任何电压范围。

对于有效配置，场景2表示启用的接收路径（Rx路径）和SMA端口处的5.5V电压，这使得实现可以处理5.5V并将其转化为系统控制器250的3.3V I/O电压的设备。水平转变器214的使用保护系统控制器250。

对于错误配置，场景9、场景13、场景14和场景15表示启用传送路径并且传送信号但同时在SMA 202处接收信号的场景。电流保护电阻器224和电压隔离开关210可以防止场景9、13、14和15对时间同步系统的损坏。

对于错误配置，场景11、场景16、场景22和场景28表示启用接收路径但同时从系统控制器250传送信号的场景。电流保护电阻器216和电压隔离电路228可以防止场景11、16、22和28对时间同步系统的损坏。

对于错误配置，场景12表示时间同步系统未通电但在SMA端口处接收到信号的场景。在传送路径上的隔离电路228和在接收路径上的隔离开关210可以防止场景12对时间同步系统的损坏。

对于错误配置，场景17表示启用接收路径但在SMA端口处存在电压的场景。这使得设备可以处理5.5V并将其转化为系统控制器250的3.3V I/O电压，这是利用水平转变器214来完成的。

表2

表3

图4描绘了用于受保护的受控时延电路的上升时间的示例模拟。该模拟示出了与保护电阻器（40欧姆）串联的缓冲器并联与保护电阻器（40欧姆）串联的另一个缓冲器的上升时间。两个运算放大器及其相应的并联功率电阻器结果得到更低的等效串联电阻以及拉足够的电流以将上升时间减小至可接受水平内的能力。表4还图示了模拟上升时间。

表4

图5A描绘了使用网络接口电路的定时同步来接收信号的过程。在502，定时传送/接收电路被配置为启用信号接收电路路径。例如，用户或软件（例如，驱动器）可以配置网络接口的电路的定时同步。例如，可以启用隔离开关和水平转变器。

在504，定时传送/接收电路处的接收信号被传递至隔离开关。接收信号可以在超小型适配器（SMA）处被接收，并且可以是射频（RF）信号。例如，接收信号可以包括1脉冲/秒的时钟脉冲，以指示新一秒的开始。水平转变器输入处的终端电阻器用于避免传送线反射，但当设备被启用进行传送时，该终端电阻器被禁用。

在506，将接收信号从隔离开关传递到水平转变器。水平转变器可以将接收信号的幅度范围转变到系统控制器接受的电压范围。例如，输入范围可以是1.65到5.5V，则输出将是水平转变器的VCC电压。

在508，水平转变器通过电流保护电阻器向系统控制器提供幅度转变信号。在错误的同时信号传送和接收的情况下，电流保护电阻器可以耗散由来自定时控制器的传送信号提供的电压。

在510，系统控制器处理接收的时钟脉冲。参考ITU-T G.703（2016）第19.2节和第20节，时钟脉冲可以提供1脉冲每秒（PPS）或10MHz信号。系统控制器可以将其定时电路（诸如锁相环）与时钟脉冲对准，以实现与另一个设备的时钟同步。可以使用IEEE 1588 PTP定时同步的使用。系统控制器具有正确的时间，因此它可以在精确时间协议（PTP）下将时间传输到另一个设备。通过将接收的时钟脉冲的时间戳调整为在时间上提早延迟量，可以将由于使用电流保护电阻器所致的延迟考虑在内。

图5B描绘了使用网络接口电路的定时同步来传送信号的过程。在550，定时传送/接收电路被配置为启用信号传送电路路径。例如，用户或软件（例如，驱动器）可以配置网络接口电路的定时同步。例如，启用可以针对通过与保护电阻器串联的缓冲器的并联连接组合和隔离开关的并联连接组合的信号路径而发生。

在552，可以从系统控制器提供输出信号。输出信号可以是时间信号，诸如标识第二或其他定义的时间段的开始的信号。该输出信号可以被传送到另一个设备，以准许该另一个设备使用所传送的信号来同步其定时系统。

在554，可以将输出信号提供给受保护的受控时延电路。受保护的受控时延电路可以包括与保护电阻器串联的缓冲器的并联连接组合。参考ITU-T G.703（2016）的第19.2节，输出信号可以包括1脉冲每秒（PPS）的时钟脉冲。根据ITU-T G.703第20节，10 MHz信号可以用于定时同步。除了10 MHz之外，还可以使用其他频率，诸如更高或更低的频率。可以使用其他定时信号。保护串联电阻器可以用于吸收电流，并且防御在缓冲器处接收到的高输入电流（例如130mA），从而保护运算放大器免受损坏。

在556，受保护的受控时延可以向隔离开关的并联连接组合提供信号。在558，隔离开关的并联连接组合向输出端口提供输出信号，用于传送到另一个设备。

图6描绘了网络接口的示例。收发器602可以能够使用符合适用协议的各种端口601-0至601-Z来接收和传送分组，所述协议诸如是如IEEE 802.3中描述的以太网，尽管也可以使用其他协议。收发器602可以经由网络介质（未描绘）从网络接收分组和向网络传送分组。网络介质可以是有线或无线介质。有线介质可以传导电信号和/或光学信号。例如，介质可以是任何类型的线缆，诸如但不限于光纤（例如，25GBASE-SX、25GBASE-LX、1000BASE-X、1000BASE-SX、1000BASE-LX、1000BASE-BX、1000BASE-RHx或1000BASE-PX）、双绞线线缆（例如，1000BASE-T、1000BASE-T1、1000BASE-TX）、屏蔽平衡铜线缆（例如，1000BASE-CX）、铜背板（例如，1000BASE-KX）以及其他速度（例如，10G）。

收发器602可以包括PHY电路614和媒体访问控制（MAC）电路616。PHY电路614可以包括编码和解码电路（未示出），以根据适用的物理层规范或标准对数据分组进行编码和解码。MAC电路616可以被配置为将要传送的数据组装成分组，该分组包括目的地和源地址连同网络控制信息和错误检测散列值。

处理器604可以是处理器、核心、图形处理单元（GPU）、现场可编程门阵列（FPGA）、专用集成电路（ASIC）或允许对网络接口600进行编程的其他可编程硬件设备的任何组合。例如，处理器604可以提供用于执行工作负载的资源的标识，以及用于在所选资源上执行的比特流的生成。例如，“智能网络接口”可以使用处理器604在网络接口中提供分组处理能力。

分组分配器624可以使用本文所述的时隙分配或RSS，提供所接收分组的分布以供多个CPU或核心进行处理。当分组分配器624使用RSS时，分组分配器624可以基于所接收分组的内容来计算散列或做出另一个确定，以确定哪个CPU或核心要处理分组。

中断联合部622可以执行中断调制，由此网络接口中断联合部622在向主机系统生成中断以处理（一个或多个）接收分组之前，等待多个分组到达或等待超时期满。接收段联合（RSC）可以由网络接口600执行，由此传入分组的部分被组合成分组的段。网络接口600将该联合分组提供给应用。

直接存储器访问（DMA）引擎652可以将分组报头、分组有效载荷和/或描述符直接从主机存储器复制到网络接口或反之亦然，而不是将分组复制到主机处的中间缓冲器，并且然后使用另一个复制操作从中间缓冲器复制到目的地缓冲器。

定时同步系统650可以使用定时端口651接收或传送定时相关信号。定时同步系统650可以使用本文描述的电路和实施例来传送或接收至少定时相关信号，并且提供抵御因错误配置的端口使用所致电路损坏的保护，同时提供可接受的传播延迟。应注意，定时信号可以附加于通过端口601-0至601-Z提供的定时信号或者与通过端口601-0至601-Z提供的定时信号分离地通过定时端口651接收和传送。

存储器610可以是任何类型的易失性或非易失性存储器设备，并且可以存储用于对网络接口600进行编程的任何队列或指令。传送队列606可以包括由网络接口传送的数据或对数据的引用。接收队列608可以包括由网络接口从网络接收到的数据或对数据的引用。描述符队列620可以包括引用传送队列606或接收队列608中的数据或分组的描述符。总线接口612可以提供与主机设备（未描绘）的接口。例如，总线接口612可以与PCI、PCIExpress、PCI-x、串行ATA和/或USB兼容接口兼容（尽管可以使用其他互连标准）。

图7描绘了系统。根据本文描述的实施例，该系统可以使用本文描述的实施例来提供与另一个设备的定时同步。系统700包括处理器710，其为系统700提供处理、操作管理和指令执行。处理器710可以包括任何类型的微处理器、中央处理单元（CPU）、图形处理单元（GPU）、处理核心或者为系统700提供处理的其他处理硬件，或者处理器的组合。处理器710控制系统700的总体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器（DSP）、可编程控制器、专用集成电路（ASIC）、可编程逻辑器件（PLD）等，或者这样的设备的组合。

在一个示例中，系统700包括耦合到处理器710的接口712，其可以表示需要更高带宽连接的系统组件（诸如存储器子系统720或图形接口组件740或加速器742）的高速接口或高吞吐量接口。接口712表示接口电路，其可以是独立的组件或者集成到处理器管芯上。在存在的情况下，图形接口740对接到图形组件，用于向系统700的用户提供视觉显示。在一个示例中，图形接口740可以驱动向用户提供输出的高清晰度（HD）显示器。高清晰度可以指代具有近似100 PPI（每英寸像素）或更大的像素密度的显示器，并且可以包括诸如全HD（例如，1080p）、视网膜显示器、4K（超高清晰度或UHD）等格式。在一个示例中，显示器可以包括触摸屏显示器。在一个示例中，图形接口740基于存储在存储器730中的数据或者基于由处理器710执行的操作或者基于这两者来生成显示。在一个示例中，图形接口740基于存储在存储器730中的数据或者基于由处理器710执行的操作或者基于这两者来生成显示。

加速器742可以是处理器710可以访问或使用的固定功能卸载引擎。例如，加速器742当中的加速器可以提供压缩（DC）能力、诸如公钥加密（PKE）之类的密码学服务、密码、散列/认证能力、解密或其他能力或服务。在一些实施例中，附加地或替代地，加速器742当中的加速器提供如本文所述的现场选择控制器能力。在一些情况下，加速器742可以被集成到CPU插座中（例如，到包括CPU并提供与CPU的电接口的主板或电路板的连接器）。例如，加速器742可以包括单核心或多核心处理器、图形处理单元、逻辑执行单元、单级或多级高速缓存、可用于独立执行程序或线程的功能单元、专用集成电路（ASIC）、神经网络处理器（NNP）、可编程控制逻辑以及诸如现场可编程门阵列（FPGA）或可编程逻辑器件（PLD）的可编程处理元件。加速器742可以提供多个神经网络、CPU、处理器核心、通用图形处理单元，或者可以使图形处理单元可供人工智能（AI）或机器学习（ML）模型使用。例如，AI模型可以使用或包括以下各项中的任何一种或其组合：强化学习方案、Q学习方案、深度Q学习或异步优势演员-批评家（A3C）、组合神经网络、递归组合神经网络或其他AI或ML模型。可以使多个神经网络、处理器核心或图形处理单元可供AI或ML模型使用。

存储器子系统720表示系统700的主存储器，并且为要由处理器710执行的代码或要在执行例程中使用的数据值提供存储。存储器子系统720可以包括一个或多个存储器设备730，诸如只读存储器（ROM）、闪速存储器、一种或多种随机存取存储器（RAM）（诸如DRAM）或者其他存储器设备或者这样的设备的组合。存储器730除其他事物之外尤其存储并托管操作系统（OS）732，以提供用于执行系统700中的指令的软件平台。附加地，应用734可以从存储器730在OS 732的软件平台上执行。应用734表示具有它们自己的操作逻辑来执行一个或多个功能执行的程序。过程736表示向OS 732或一个或多个应用734或组合提供辅助功能的代理或例程。OS 732、应用734和过程736提供软件逻辑来为系统700提供功能。在一个示例中，存储器子系统720包括存储器控制器722，其是生成命令并向存储器730发布命令的存储器控制器。将理解，存储器控制器722可以是处理器710的物理部分或接口712的物理部分。例如，存储器控制器722可以是集成到具有处理器710的电路上的集成存储器控制器。

虽然未具体说明，但将理解，系统700可以包括在设备之间的一个或多个总线或总线系统，诸如存储器总线、图形总线、接口总线等等。总线或其他信号线可以将组件通信地或电气地耦合在一起，或者既通信地又电气地耦合组件。总线可以包括物理通信线路、点对点连接、网桥、适配器、控制器或其他电路或组合。总线可以包括例如系统总线、外围组件互连（PCI）总线、超级传输或工业标准架构（ISA）总线、小型计算机系统接口（SCSI）总线、通用串行总线（USB）或电气和电子工程师协会（IEEE）标准1394总线（Firewire）中的一个或多个。

在一个示例中，系统700包括接口714，其可以耦合到接口712。在一个示例中，接口714表示接口电路，其可以包括独立组件和集成电路。在一个示例中，多个用户接口组件或外围组件或两者耦合到接口714。网络接口750向系统700提供通过一个或多个网络与远程设备（例如，服务器或其他计算设备）通信的能力。网络接口750可以包括以太网适配器、无线互连组件、蜂窝网络互连组件、USB（通用串行总线）或其他基于有线或无线标准的或专有的接口。网络接口750可以向同一数据中心或机架中的设备或远程设备传送数据，这可以包括发送存储在存储器中的数据。网络接口750可以从远程设备接收数据，这可以包括将接收到的数据存储到存储器中。各种实施例可以与网络接口750、处理器710和存储器子系统720结合使用。网络接口750的各种实施例使用本文描述的实施例来接收或传送定时相关信号，并提供抵御因错误配置的端口使用所致电路损坏的保护，同时提供可接受的传播延迟。

在一个示例中，系统700包括一个或多个输入/输出（I/O）接口760。I/O接口760可以包括一个或多个接口组件，用户通过该一个或多个接口组件与系统700（例如，音频、字母数字、触觉/触摸或其他对接）交互。外围接口770可以包括上面没有具体提到的任何硬件接口。外围设备一般指代依赖地连接到系统700的设备。依赖连接是其中系统700提供操作在其上执行并且用户与之交互的软件平台或硬件平台或两者的连接。

在一个示例中，系统700包括以非易失性方式存储数据的存储子系统780。在一个示例中，在某些系统实现中，存储装置780的至少某些组件可以与存储器子系统720的组件重叠。存储子系统780包括（一个或多个）存储设备784，该（一个或多个）存储设备784可以是或包括用于以非易失性方式存储大量数据的任何常规介质，诸如一个或多个基于磁性、固态或光学的盘或组合。存储装置784以持久状态保存代码或指令和数据786（即，尽管到系统700的电力中断，该值仍被保留）。尽管存储器730通常是向处理器710提供指令的执行或操作存储器，但是存储装置784一般可以被认为是“存储器”。虽然存储装置784是非易失性的，但是存储器730可以包括易失性存储器（即，如果到系统700的电力中断，则数据的值或状态是不确定的）。在一个示例中，存储子系统780包括控制器782，以与存储装置784对接。在一个示例中，控制器782是接口714或处理器710的物理部分，或者可以包括处理器710和接口714两者中的电路或逻辑。

易失性存储器是在到设备的电力中断的情况下其状态（以及因此存储在其中的数据）不确定的存储器。动态易失性存储器使用刷新存储在设备中的数据来维持状态。动态易失性存储器的一个示例包括DRAM（动态随机存取存储器），或者诸如同步DRAM（SDRAM）的一些变体。如本文所述的存储器子系统可以与多种存储器技术兼容，诸如DDR3（双倍数据速率版本3，由JEDEC（联合电子设备工程委员会）于2007年6月27日原始发行）。DDR4（DDR版本4，由JEDEC于2012年9月发布的初始规范）、DDR4E（DDR版本4）、LPDDR3（低功率DDR版本3，JESD209-3B，由JEDEC于2013年8月）、LPDDR4（LPDDR版本4，JESD209-4，由JEDEC于2014年8月原始发布）、WIO2（宽输入/输出版本2，JESD229-2，由JEDEC于2014年8月原始发布）、HBM（高带宽存储器，JESD325，由JEDEC于2013年10月原始发布）、LPDDR5（由JEDEC当前讨论）、由JEDEC当前讨论的HBM2（HBM版本2）或者其他存储器技术或组合以及基于此类规范的衍生或扩展的技术。JEDEC标准在www.jedec.org可获得。

非易失性存储器（NVM）设备是如下这样的存储器：即使到设备的电力中断，其状态也是确定的。在一个实施例中，NVM设备可以包括块可寻址存储器设备，诸如NAND技术，或者更具体地，多阈值级别NAND闪速存储器（例如，单级单元（“SLC”）、多级单元（“MLC”）、四级单元（“QLC”）、三级单元（“TLC”）或者某种其他NAND）。NVM设备还可以包括字节可寻址原地写入三维交叉点存储器设备，或其他字节可寻址原地写入NVM设备（也称为持久存储器）、诸如单级或多级相变存储器（PCM）或具有开关的相变存储器（PCMS），使用硫族化物相变材料（例如硫族化物玻璃）的NVM设备，包括金属氧化物基极、氧空位基极的电阻存储器，以及导电桥随机存取存储器（CB-RAM），纳米线存储器，铁电随机存取存储器（FeRAM，FRAM），并入忆阻器技术的磁阻随机存取存储器（MRAM），自旋转移矩（STT）-MRAM，基于自旋电子磁结存储器的设备，基于磁隧道结（MTJ）的设备，基于DW（畴壁）和SOT（自旋轨道转移）的设备，基于晶闸管的存储器设备或上述任何设备的组合或其他存储器。

电源（未描绘）为系统700的组件供电。更具体地，电源通常对接到系统700中的一个或多个电力供给，以向系统700的组件提供电力。在一个示例中，电力供给包括AC到DC（交流到直流）适配器，以插入壁式插头。这样的AC电力可以是可再生能量（例如太阳能）电源。在一个示例中，电源包括DC电源，诸如外部AC到DC转换器。在一个示例中，电源或电力供给包括无线充电硬件，以经由接近充电场来充电。在一个示例中，电源可以包括内部电池、交流供给、基于运动的电力供给、太阳能供给或燃料电池源。

在示例中，系统700可以使用处理器、存储器、存储装置、网络接口和其他组件的互连计算撬体实现。可以使用高速互连，诸如：以太网（IEEE 802.3）、远程直接存储器访问（RDMA）、InfiniBand、互联网广域RDMA协议（iWARP）、快速UDP互联网连接（QUIC）、融合以太网上的RDMA（RoCE）、外围组件快速互连（PCIe）、英特尔快速路径互连（QPI）、英特尔超路径互连（UPI）、英特尔片上系统结构（IOSF）、Omni路径、计算快速链路（CXL）、超传输、高速结构、NVLink、高级微控制器总线架构（AMBA）互连、OpenCAPI、Gen-Z、加速器的高速缓存相干互连（CCIX）、3GPP长期演进（LTE）（4G）、3GPP 5G及其变型。可以使用诸如结构上的NVMe（NVMe-oF）或NVMe之类的协议将数据复制或存储到虚拟化存储节点。

本文的实施例可以在各种类型的计算和联网装备中实现，诸如交换机、路由器、机架和刀片式服务器，诸如在数据中心和/或服务器群环境中采用的那些。数据中心和服务器群中使用的服务器包括阵列式服务器配置，诸如基于机架的服务器或刀片式服务器。这些服务器经由各种网络规定在通信中互连，诸如将服务器集分区成局域网（LAN），其在LAN之间具有适当的交换和路由设施，以形成私有内联网、互联网的一部分、公共云、私有云或混合云。例如，云托管设施可能通常采用具有大量服务器的大型数据中心。刀片包括被配置为执行服务器类型功能的单独计算平台，即“卡上服务器”。因此，每个刀片包括对于常规服务器常见的组件，包括主印刷电路板（主板），其提供用于耦合适当的集成电路（IC）的内部布线（即，总线）和安装到板上的其他组件。

图8描绘了包括多个计算机架802的环境800，每个计算机架802包括机架顶部（ToR）交换机804、箱管理器806和多个汇集的系统抽屉。一般地，汇集的系统抽屉可以包括汇集的计算抽屉和汇集的存储抽屉。可选地，汇集的系统抽屉也可以包括汇集的存储器抽屉和汇集的输入/输出（I/O）抽屉。在所图示的实施例中，汇集的系统抽屉包括Intel®Xeon®处理器汇集的计算机抽屉808以及Intel® ATOM™处理器汇集的计算抽屉810、汇集的存储抽屉812、汇集的存储器抽屉814和汇集的I/O抽屉816。每个汇集的系统抽屉经由高速链路818连接到ToR交换机804，诸如40吉比特/秒（Gb/s）或100Gb/s以太网链路或100+Gb/s硅光子学（SiPh）光学链路。在一个实施例中，高速链路818包括800 Gb/s SiPh光学链路。

多个计算机架802可以经由它们的ToR交换机804互连（例如，互连至箱级交换机或数据中心交换机），如至网络820的连接所图示。在一些实施例中，计算机架802的组经由（一个或多个）箱管理器806作为单独的箱来管理。在一个实施例中，单个箱管理器用于管理箱中的所有机架。替代地，分布式箱管理器可以用于箱管理操作。

环境800进一步包括用于管理环境各个方面的管理接口822。这包括管理机架配置，其中对应的参数存储为机架配置数据824。

在一些示例中，本文所述的网络接口和其他实施例可以与以下各项结合使用：基站（例如，3G、4G、5G等）、宏基站（例如，5G网络）、微站（例如，IEEE 802.11兼容接入点）、纳米站（例如，用于点对多点（PtMP）应用）、场内数据中心、场外数据中心、边缘网络元件、雾网络元件和/或混合数据中心（例如，使用虚拟化、云和软件定义联网跨物理数据中心和分布式多云环境交付应用工作负载的数据中心）。

例如，各种实施例可以用于有线或无线协议（例如，3GPP长期演进（LTE）（4G）或3GPP 5G）、场内数据中心、场外数据中心、基站设备、传感器数据发送器或接收器设备（例如，用于自主车辆或增强现实应用）、端点设备、服务器、路由器、边缘网络元件（与数据中心相比，物理上更靠近基站或网络接入点设置的计算元件）、雾网络元件（与数据中心相比，物理上更靠近基站或网络接入点但更远离边缘网络设置的计算元件）和/或混合数据中心（例如，使用虚拟化、云和软件定义联网跨物理数据中心和分布式多云环境交付应用工作负载的数据中心）。网络或计算元件可以在局域网（LAN）、城域网（MAN）、具有使用光纤链路连接的设备的网络、校园网（CAN）或广域网（WAN）中使用。

在一些示例中，本文所述的网络接口和其他实施例可以与基站（例如，3G、4G、5G等）、宏基站（例如，5G网络）、微站（例如，IEEE 802.11兼容接入点）、纳米站（例如，用于点对多点（PtMP）应用）结合使用。

可以使用硬件元件、软件元件或两者的组合实现各种示例。在一些示例中，硬件元件可以包括设备、组件、处理器、微处理器、电路、电路元件（例如，晶体管、电阻器、电容器、电感器等等）、集成电路、ASIC、PLD、DSP、FPGA、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组等等。在一些示例中，软件元件可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定是否使用硬件元件和/或软件元件来实现一个示例可以根据任何数量的因素而变化，如针对给定实现所期望的，诸如期望的计算速率、功率水平、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度和其他设计或性能约束。应注意，硬件、固件和/或软件元件在本文中可以被统称为或单独称为“模块”、“逻辑”、“电路”或“电路模块”。处理器可以是硬件状态机、数字控制逻辑、中央处理单元或任何硬件、固件和/或软件元件的一个或多个组合。

可以使用或作为制造品或至少一个计算机可读介质实现一些示例。计算机可读介质可以包括存储逻辑的非暂时性存储介质。在一些示例中，非暂时性存储介质可以包括能够存储电子数据的一种或多种类型的计算机可读存储介质，其包括易失性存储器或非易失性存储器、可移动或不可移动存储器、可擦除或不可擦除存储器、可写或可重写存储器等。在一些示例中，逻辑可以包括各种软件元件，诸如软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、功能、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。

根据一些示例，计算机可读介质可以包括存储或维护指令的非暂时性存储介质，所述指令当由机器、计算设备或系统执行时，使得机器、计算设备或系统执行根据所述示例的方法和/或操作。指令可以包括任何合适类型的代码，诸如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码等。指令可以根据预定义的计算机语言、方式或语法来实现，用于指令机器、计算设备或系统执行特定功能。可以使用任何合适的高级、低级、面向对象、可视化、编译和/或解释编程语言来实现指令。

至少一个示例的一个或多个方面可以通过存储在至少一个机器可读介质上的代表性指令实现，所述指令表示处理器内的各种逻辑，所述指令当由机器、计算设备或系统读取时，使得机器、计算设备或系统制作逻辑以执行本文所述的技术。这样被称为“IP核心”的表示可以被存储在有形的机器可读介质上，并被供应到各种客户或制造设施，以加载到实际制定逻辑或处理器的制作机器中。

短语“一个示例”或“一示例”的出现不一定都指代同一示例或实施例。本文描述的任何方面可以与本文描述的任何其他方面或类似方面相组合，而不管各方面是否是关于同一图或元素描述的。附图中描绘的块功能的划分、省略或包含并不推断出用于实现这些功能的硬件组件、电路、软件和/或元件将必须被划分、省略或包含在实施例中。

可以使用表述“耦合”和“连接”连同其派生词来描述一些示例。这些术语不一定意图作为彼此的同义词。例如，使用术语“连接”和/或“耦合”的描述可以指示两个或更多个元件彼此直接物理或电气接触。然而，术语“耦合”也可以意味着两个或更多个元件彼此不直接接触，但是又仍然彼此合作或交互。

本文的术语“第一”、“第二”等不标示任何顺序、数量或重要性，而是用于区分一个元素与另一个元素。本文的术语“一”和“一个”不标示数量的限制，而是标示存在至少一个所引用的项目。本文使用的关于信号的术语“生效”标示信号的状态，其中信号是活动的，并且可以通过向信号施加逻辑0或逻辑1的任何逻辑水平来实现。术语“跟随”或“之后”可以指代紧接地跟随着某个或某些其他事件或者跟随在某个或某些其他事件之后。根据替代实施例，也可以执行其他步骤序列。此外，取决于特定的应用，可以添加或去除附加的步骤。可以使用改变的任何组合，并且受益于本公开的本领域普通技术人员将理解其许多变型、修改和替代实施例。

诸如短语“X、Y或Z中的至少一个”之类的析取语言——除非另有具体声明——否则在如一般使用的上下文内理解为提出一项目、项等可以是X、Y或Z，或者其任何组合（例如，X、Y和/或Z）。因此，这样的析取语言一般不意图并且不应该暗示某些实施例要求X中的至少一个、Y中的至少一个或Z中的至少一个各自存在。附加地，除非另有具体声明，否则诸如短语“X、Y和Z中的至少一个”的析取语言也应该理解为意味着X、Y、Z或其任何组合，包括“X、Y和/或Z”。

本文公开的设备、系统和方法的说明性示例如下提供。设备、系统和方法的实施例可以包括下述示例中的任何一个或多个以及其任何组合。

示例1包括一种装置，所述装置包括：时间同步设备，其中：时间同步设备包括传送电路路径，传送电路路径用于防御通过传送电路路径接收的信号，并提供受控的信号传播时延，并且时间同步设备用于传递定时信号进行传送。

示例2包括任何示例，其中，传送电路路径用于为传送的定时信号提供个位数纳秒上升时间。

示例3包括任何示例，其中，传送电路路径包括耦合到隔离电路的受保护的受控时延电路。

示例4包括任何示例，其中，受保护的受控时延电路包括与至少另外N组缓冲器和其他电流调控电路并联耦合的缓冲器和电流调控电路。

示例5包括任何示例，其中，在一组内，电流调控电路包括电阻器，以降低由于传送模式期间在输入/输出端口处施加的电压而在缓冲器处接收的电流水平，并且其中，N影响传送电路路径的RC时间常数。

示例6包括任何示例，进一步包括隔离电路，用于在传送模式期间将在输出处接收的电压与传送电路路径隔离。

示例7包括任何示例，其中，所述定时信号包括1PPS信号、至少10MHz信号或另一时钟信号中的一个或多个。

示例8包括任何示例，进一步包括耦合到时间同步设备的输入/输出端口。

示例9包括任何示例，其中时间同步设备包括接收电路路径，其中接收电路路径包括以下各项中的一个或多个：输入/输出端口的接收电路路径中的隔离电路和用于适应接收信号的不同电压水平的电路。

示例10包括任何示例，其中，接收电路路径包括以下各项中的一个或多个：位于隔离电路和用于适应不同电压水平的电路之间的电流调控电路，以及在用于适应不同电压水平的电路和系统控制器之间的第二电流调控电路。

示例11包括任何示例，包括系统控制器，所述系统控制器用于基于主要-次要时钟方案、基于接收信号校准定时信号，其中接收信号包括1PPS信号、10 MHz信号或其他频率时钟信号。

示例12包括任何示例，其中，主要-次要时钟方案包括IEEE 1588精确时间协议（PTP）。

示例13包括任何示例，包括耦合到时间同步设备的网络接口，所述网络接口用于传送和接收分组。

示例14包括任何示例，包括机架、服务器或数据中心。

示例15包括一种方法，所述方法包括：使用电路执行时间同步，所述电路提供抵御因接收模式期间信号传送或传送模式期间信号接收的错误配置端口使用所致电路损坏的保护，并且与提供保护相当，提供传送信号的受控时延。

示例16包括任何示例，其中，所述电路包括传送路径，所述传送路径包括：一组与电流调控电路串联的缓冲器并联耦合到至少另外N组与电流调控电路串联的缓冲器，其中数字N调整传送路径的RC时间常数。

示例17包括任何示例，其中，所述电路包括接收电路路径，所述接收电路路径包括以下各项中的一个或多个：连接至输入/输出端口的隔离电路；用于适应不同电压水平的电路；位于隔离电路和用于适应不同电压水平的电路之间的电流调控电路；以及在用于适应不同电压水平的电路和系统控制器之间的第二电流调控电路。

示例18包括任何示例，包括使用接收信号并基于主要-次要时钟方案校准定时信号，其中接收信号包括1PPS信号、10 MHz信号或其他频率时钟信号。

示例19包括一种系统，所述系统包括：至少一个存储器；耦合到所述至少一个存储器的至少一个处理器；以及包括定时同步系统的网络接口，其中定时同步系统包括：传送电路路径，其用于防御通过传送电路路径接收的信号并提供受控的信号传播时延，以及接收电路路径。

示例20包括任何示例，其中，所述传送电路路径包括：一组与电阻器串联的缓冲器并联耦合到至少另外N组与电流调控电路串联的缓冲器，其中数字N影响RC时间常数。

示例21包括任何示例，其中，所述定时同步系统用于使用接收信号并基于主要-次要时钟方案来校准定时信号。