视频时序信号生成方法、可编程逻辑器件及视频控制设备

摘要

本发明实施例公开一种视频时序信号生成方法、一种可编程逻辑器件以及一种视频控制设备。所述视频时序信号生成方法例如适用于一种可编程逻辑器件，所述可编程逻辑器件包括时钟信号生成模块和电连接所述时钟信号生成模块的视频时序信号生成模块，所述视频时序信号生成方法包括：由所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块；由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号。本发明实施例提供的视频时序信号生成方法能够无需借助外部时钟芯片就可以生成根据视频控制参数变化而变化的视频时序信号，如此一来，节省了时钟芯片，从而降低了系统成本。

说明书

技术领域

本发明涉及显示控制技术领域，尤其涉及一种视频时序信号生成方法、一种可编程逻辑器件以及一种视频控制设备。

背景技术

随着视频产业的发展，对视频处理的要求越来越高，对于一个视频控制设备例如视频处理设备或者二合一LED控制器而言，其往往依赖于其所包括视频处理部分来完成视频处理功能，具体而言，视频处理部分主要完成图像的窗口调节即分辨率调节、视频源的同步以及视频时序调整。为了确保视频显示质量，尤其是在输入视频源的视频控制参数例如视频分辨率信息和视频帧率信息动态变化的情况下视频时序调整的准确性尤为重要。

目前针对输入视频源的视频控制参数动态变化生成视频时序信号的实现方案通常为在视频控制设备所包括的可编程逻辑器件例如FPGA外部设置一个动态可配置的时钟芯片来实现准确的时序调整，以生成准确的视频时序信号。具体实现方法为：利用相关算法例如CVT(VESA Coordinated Video Timings)和所述视频控制参数实时确定待产生的时钟信号的频率，并根据所述频率控制所述外置时钟芯片产生对应的时钟信号(该时钟信号可称为随路时钟)以根据该随路时钟生成对应的视频时序信号。此外，对于视频信号需要同步的处理的情况目前的技术方案也是通过动态调节所述随路时钟的频率来完成的。

然而，上述方案由于需要使用外部设置的时钟芯片，会造成系统成本的增加。因此，如何在降低系统成本的同时产生准确的视频时序信号是目前亟需解决的技术问题。

发明内容

因此，为克服现有技术中的缺陷和不足，本发明实施例提供了一种视频时序信号生成方法、一种可编程逻辑器件以及一种视频控制设备。

一方面，本发明实施例提供的一种视频时序信号生成方法，适用于一种可编程逻辑器件，所述可编程逻辑器件包括时钟信号生成模块和电连接所述时钟信号生成模块的视频时序信号生成模块，所述视频时序信号生成方法包括：由所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块；由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号。

在上述方案中，所述视频时序信号生成方法通过由所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块；由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，即所述可编程逻辑器件通过内部的时钟信号生成模块生成具有固定的预设频率的时钟信号，并且基于该时钟信号来生成了视频时序信号，如此一来，无需像现有技术那样需要外部设置时钟芯片来生成随路时钟信号，从而降低了系统成本，且产生了准确的视频时序信号。

在本发明的一个实施例中，所述视频控制参数包括视频分辨率信息和视频帧率信息，所述视频时序信号包括场同步信号和数据使能信号；所述由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，具体包括：由所述视频时序信号生成模块根据预设场同步宽度信息、所述时钟信号和所述视频帧率信息生成所述场同步信号；由所述视频时序信号生成模块根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号。

在本发明的一个实施例中，所述视频时序信号还包括行结束信号；所述由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，还包括：由所述视频时序信号生成模块根据所述数据使能信号对应每行视频数据的最后一个像素数据的信号时序生成所述行结束信号。

在本发明的一个实施例中，所述视频控制参数包括视频分辨率信息、视频帧率信息和参考同步信号，所述视频时序信号包括场同步信号和数据使能信号；所述由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，具体包括：由所述视频时序信号生成模块根据场同步宽度信息、所述时钟信号、所述视频帧率信息和预设帧频偏差阈值生成第一场同步信号；由所述视频时序信号生成模块根据所述参考同步信号控制所述第一场同步信号进行复位得到所述场同步信号；根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号。

在本发明的一个实施例中，所述视频时序信号还包括行结束信号；所述由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，还包括：由所述视频时序信号生成模块根据所述数据使能信号对应每行视频数据的最后一个像素数据的信号时序生成所述行结束信号。

另一方面，本发明实施例提供的一种可编程逻辑器件，包括时钟信号生成模块和电连接所述时钟信号生成模块的视频时序信号生成模块；所述时钟信号生成模块用于生成具有固定的预设频率的时钟信号并将所述时钟信号发送至所述时序信号生成模块；所述时序信号生成模块用于获取视频控制参数，并根据所述时钟信号和所述视频控制参数确定视频时序信号。

在上述方案中，所述可编程逻辑器件通过由所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块；由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，即所述可编程逻辑器件通过内部的时钟信号生成模块生成具有固定的预设频率的时钟信号，并且基于该时钟信号来生成了视频时序信号，如此一来，无需像现有技术那样需要外部设置时钟芯片来生成随路时钟信号，从而降低了系统成本，且产生了准确的视频时序信号。

在本发明的一个实施例中，所述视频控制参数包括视频分辨率信息和视频帧率信息，所述视频时序信号包括场同步信号和数据使能信号；所述时序信号生成模块，具体用于：根据预设场同步宽度信息、所述时钟信号和所述视频帧率信息生成所述场同步信号；根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号。

在本发明的一个实施例中，所述视频控制参数包括视频分辨率信息、视频帧率信息和参考同步信号，所述视频时序信号包括场同步信号和数据使能信号；所述时序信号生成模块，具体用于：根据场同步宽度信息、所述时钟信号、所述视频帧率信息和预设帧频偏差阈值生成第一场同步信号；根据所述参考同步信号控制所述第一场同步信号进行复位得到所述场同步信号；根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号。

在本发明的一个实施例中，所述可编程逻辑器件还包括：数据存储模块和视频输出控制模块模块，所述视频输出控制模块模块分别电连接所述数据存储模块和所述视频时序信号生成模块；所述数据存储模块用于存储视频数据；所述视频输出控制模块模块用于根据所述视频时序信号控制所述视频数据的输出。

再一方面，本发明实施例提供的一种视频控制设备，所述视频控制设备包括上述另一方面中任一项所述的可编程逻辑器件，或者所述视频控制设备包括微控制器和上述另一方面中任一项所述的可编程逻辑器件，所述微控制器电连接所述可编程逻辑器件，其中所述微控制器用于向所述可编程逻辑器件发送所述视频控制参数。

上述一个或多个技术方案可以具有以下优点或有益效果：所述视频时序信号生成方法、所述可编程逻辑器件和所述视频控制设备通过由所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块；由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，即所述可编程逻辑器件通过内部的时钟信号生成模块生成具有固定的预设频率的时钟信号，并且基于该时钟信号来生成了视频时序信号，如此一来，无需像现有技术那样需要外部设置时钟芯片来生成随路时钟信号，从而降低了系统成本，且产生了准确的视频时序信号。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种视频控制系统的结构示意图。

图2为图1中的可编程逻辑器件的具体模块结构示意图。

图3为利用本发明实施例的视频时序生成方法生成的视频时序信号的示意图。

图4为在一种情况下生成场同步信号的过程示意图。

图5为在另一种情况下生成场同步信号的过程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1示出了一种视频控制系统的结构示意图。具体地，所述视频控制系统包括上位机、二合一视频控制器和接收卡，所述二合一视频控制器电连接所述上位机和所述接收卡。

承上述，所述二合一视频控制设备包括微控制器、可编程逻辑器件、发送卡FPGA和PHY芯片。所述微控制器电连接所述上位机和所述可编程逻辑器件，所述发送卡FPGA电连接所述微控制器、所述可编程逻辑器件、所述PHY芯片。所述接收卡包括接收卡FPGA，所述接收卡FPGA经由所述PHY芯片电连接所述发送卡FPGA。

举例来说，所述微控制器例如为MCU(Microcontroller Unit，微控制器)，用于从所述上位机接收相关控制指令以控制所述可编程逻辑器件进行视频处理；所述可编程逻辑器件例如为FPGA(Field-Programmable Gate Array，现场可编程门阵列)，用于对输入的视频源例如经由图1中的HDMI或DVI接口输入的视频源进行处理，并将处理后的视频数据输出至发送卡FPGA以进行处理并将处理后的视频数据发送至所述接收卡以供输出至LED显示屏(未示出)进行显示。所述接收卡包括接收卡FPGA，当然还包括其他器件例如MCU等，其具体结构为本领域公知常识，在此不再赘述。

承上述，如图2所示，图1中的可编程逻辑器件可例如包括时钟信号生成模块、视频时序信号生成模块、视频输出模块以及数据存储模块，所述视频时序信号生成模块电连接所述时钟信号生成模块和所述视频输出控制模块，所述数据存储模块电连接所述视频输出控制模块。上述模块均为FPGA内部的硬件模块，所述数据存储模块例如为图像FIFO模块。

下面结合图1至图5对本发明实施例的视频时序信号生成过程进行详细描述，所述视频时序信号由所述可编程逻辑器件生成，其具体生成过程如下。

首先，由所述可编程逻辑器件的所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块。具体地，所述预设频率是所述二合一视频控制设备在进行系统设计时通过软件进行配置的，所述时钟信号的固定频率可例如为200MHz，当然也可以是其他数值的频率，本发明实施例并不以此为限。

之后，由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号。所述视频控制参数例如为用户通过上位机经由所述微控制器发送至所述可编程逻辑器件或者为用户通过所述二合一视频控制设备的控制面板输入至所述可编程逻辑器件，本发明实施例并不对视频控制参数的输入方式进行具体限定。

在无需对输入视频信号进行同步输出的情况下，所述视频控制参数包括视频分辨率信息例如图像的宽度信息和高度信息和视频帧率信息，所述视频时序信号包括场同步信号和数据使能信号。在这种情况下，生成视频时序信号的具体过程为：由所述视频时序信号生成模块根据预设场同步宽度信息、所述时钟信号和所述视频帧率信息生成所述场同步信号；由所述视频时序信号生成模块根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号。以输入至二合一视频控制设备的输入视频的视频格式为1920Pixel@1080Pixel@60Hz为例，其中1920Pixel@1080Pixel为视频分辨率信息，1920Pixel为宽度信息，1080Pixel为高度信息，60Hz为视频帧率信息。参见图3，ClkSys例如为频率为200MHz的时钟信号，Vs为场同步信号，所述预设场同步宽度信息例如为5个时钟周期，1帧对应的时长为1/60Hz＝16666us，由此所述视频时序信号生成模块根据预设场同步宽度信息即5个时钟周期、所述时钟信号和所述视频帧率信息即60Hz生成所述场同步信号Vs。所述预设消隐区间长度信息可例如为16行图像数据对应的时长，具体每行图像数据对应的时长为在图像宽度为1920Pixel的情况下其对应于1920个时钟周期长度，由此所述视频时序信号生成模块根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号De。需要说明的是，所述预设消隐区间长度信息是系统设计时通过软件进行配置的。需要说明的是，尽管上述举例所述预设场同步宽度信息为5个时钟周期，所述预设消隐区间长度信息为16行图像数据对应的时长，但是本发明实施例并不对其数值进行具体限定。

承上述，所述视频时序信号还包括行结束信号如图3所示的LineEnd；LineEnd的生成过程为：由所述视频时序信号生成模块根据所述数据使能信号对应每行视频数据的最后一个像素数据的信号时序(即最后一个像素数据的开始和结束)生成所述行结束信号，即根据每一行图像数据最后一个像素数据长度占据De信号的时长来生成LineEnd。

在需要对输入视频信号进行同步输出的情况下，通常需要向所述二合一视频控制设备输入参考同步信号例如RefVs以实现视频的同步处理，所述参考同步信号例如由同步信号产生设备生成。在这种情况下，所述视频控制参数包括视频分辨率信息、视频帧率信息和参考同步信号，所述视频时序信号包括场同步信号和数据使能信号；生成视频时序信号的具体过程为：由所述视频时序信号生成模块根据场同步宽度信息、所述时钟信号、所述视频帧率信息和预设帧频偏差阈值生成第一场同步信号；由所述视频时序信号生成模块根据所述参考同步信号控制所述第一场同步信号进行复位得到所述场同步信号；根据预设消隐区间长度信息、所述场同步信号以及所述视频分辨率信息生成所述数据使能信号。上述数据使能信号的生成过程和上文没有进行同步的情况下的生成过程相同，在此不进行赘述，下面结合图4和图5对生成第一场同步信号和基于第一场同步信号生成场同步信号的过程进行说明。

在实际同步过程中，参考同步信号RefVs往往存在帧频偏差，例如帧频偏差范围在±0.5％范围内，即预设帧频偏差阈值为0.5％，当然本发明实施例不对预设帧频偏差阈值的大小进行具体限定，本发明实施例通过利用参考同步信号RefVs对第一场同步信号进行复位同步，即可实现与输入信号的有效帧同步功能。需要说明的是，所述预设帧频偏差阈值为产生参考同步信号的系统例如同步信号产生设备的固有属性，是由系统设计者预设的，例如系统帧频为60hz，那么在预设帧频偏差阈值对应的偏差范围±0.5％内的实际偏差为-0.5％时，则60Hz*0.995帧率对应的帧周期就是系统实际工作周期。

如图4所示，参考同步信号对应的预设帧频偏差阈值为0.5％，其实际偏差为-0.5％(当然，实际偏差可以为预设帧频偏差阈值对应的偏差范围±0.5％内的任意数值)，所述预设场同步宽度信息例如为5个时钟周期，1帧对应的时长为1/60Hz＝16666us，由此所述视频时序信号生成模块根据场同步宽度信息即5个时钟周期、所述时钟信号、所述视频帧率信息和预设帧频偏差阈值(即0.5％)生成第一场同步信号GenVsFreeRun，可以看出所生成的第一场同步信号的帧周期增加了0.5％的阈量；之后，由所述视频时序信号生成模块根据所述参考同步信号控制所述第一场同步信号进行复位得到所述场同步信号，即在RefVs的复位作用下，将第一场同步信号GenVsFreeRun进行同步处理得到场同步信号GenVsReal，即在RefVs的下降沿出现时对第一场同步信号GenVsFreeRun进行复位以得到场同步信号GenVsReal。

如图5所示，参考同步信号对应的预设帧频偏差阈值为0.5％，实际偏差为+0.5％(当然，实际偏差可以为预设帧频偏差阈值对应的偏差范围±0.5％内的任意数值)，所述预设场同步宽度信息例如为5个时钟周期，1帧对应的时长为1/60Hz＝16666us，由此所述视频时序信号生成模块根据场同步宽度信息即5个时钟周期、所述时钟信号、所述视频帧率信息和预设帧频偏差阈值(即0.5％)生成第一场同步信号GenVsFreeRun，可以看出所生成的第一场同步信号的帧周期增加了0.5％的阈量；之后，由所述视频时序信号生成模块根据所述参考同步信号控制所述第一场同步信号进行复位得到所述场同步信号，即在RefVs的复位作用下，将第一场同步信号GenVsFreeRun进行同步处理得到场同步信号GenVsReal，即在RefVs的下降沿出现时对第一场同步信号GenVsFreeRun进行复位以得到场同步信号GenVsReal。

承上述，所述视频时序信号还包括行结束信号；所述由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，还包括：由所述视频时序信号生成模块根据所述数据使能信号对应每行视频数据的最后一个像素数据的信号时序生成所述行结束信号。

承上述，所述数据存储模块用于存储视频数据；所述视频输出控制模块模块用于根据所述视频时序信号控制所述视频数据的输出，从而实现视频数据的准确输出。

需要说明的是，本发明实施例优化掉二合一视频控制设备中的用于生成动态可调时钟信号的时钟芯片，从而提高系统稳定性，降低系统成本；并且在二合一视频控制设备中增强了系统的同步能力，减少系统的同步时间。

另外，需要说明的是，本发明实施例不仅仅可以适用于视频输出接口为网口(例如图1所示的PHY芯片)的二合一视频控制设备，还可以适用于视频输出接口为网口的视频处理设备，也就是说，对于视频输出接口为网口的任意视频控制设备在视频处理部分进行视频处理时均可以采用本发明实施例提供的视频时序信号生成方法产生对应的视频时序信号。此外，尽管图1中示出的二合一视频控制设备包括可编程逻辑器件和发送卡FPGA，在实际应用中，也可以仅仅包括一个可编程逻辑器件来实现视频处理和发送卡的功能，本发明实施例并不对其进行具体限制。

综上所述，所述视频时序信号生成方法、所述可编程逻辑器件和所述视频控制设备通过由所述时钟信号生成模块生成具有固定的预设频率的时钟信号并输出至所述视频时序信号生成模块；由所述视频时序信号生成模块获取视频控制参数，并根据所述时钟信号和所述视频控制参数生成视频时序信号，即所述可编程逻辑器件通过内部的时钟信号生成模块生成具有固定的预设频率的时钟信号，并且基于该时钟信号来生成了视频时序信号，如此一来，无需像现有技术那样需要外部设置时钟芯片来生成随路时钟信号，从而降低了系统成本，且产生了准确的视频时序信号。

此外，可以理解的是，前述各个实施例仅为本发明的示例性说明，在技术特征不冲突、结构不矛盾、不违背本发明的发明目的前提下，各个实施例的技术方案可以任意组合、搭配使用。

在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元/模块可以集成在一个处理单元/模块中，也可以是各个单元/模块单独物理存在，也可以两个或两个以上单元/模块集成在一个单元/模块中。上述集成的单元/模块既可以采用硬件的形式实现，也可以采用硬件加软件功能单元/模块的形式实现。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。