一种应用于RS码与BCH码级联码的解码器硬件架构

摘要

本申请提供的一种应用于RS码与BCH码级联码的解码器硬件架构包括BCH解码模块、第一解交织器、RS解码模块和多路复用器，其中BCH解码模块和RS解码模块采用相同的目标总并行度以及相同的目标时钟频率。本申请具有以下有益效果：所述解码硬件架构能够实现800Gbps、1600Gpbs及以上的超高速通信网络中的RS码和BCH码级联编码的解码，并能同时满足商业应用中对解码器极高速度、小面积和低功耗的要求。