中央处理器的制造方法、中央处理器及其控制方法

摘要

本发明实施例提供了一种中央处理器(CPU)的制造方法、CPU及其控制方法。其中，CPU包括：选通层选通层至少一个内核；与所述内核信号连接的N级缓存器；其中，所述N等于三或四；所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种中央处理器(CPU，CentralProcessing Unit)的制造方法、CPU及其控制方法。

背景技术

为了解决CPU运算速度与内存读写速度不匹配的矛盾，出现了CPU缓存器。CPU缓存器是位于CPU内核与内存之间的临时数据交换器，它的容量比内存小，但交换速度比内存快。CPU缓存器的容量大小和CPU缓存器距离CPU内核的距离影响了CPU的性能。

相关技术中，CPU缓存器一般包括多级，多级CPU缓存器一般均采用静态随机存取存储器(SRAM，Static Random-Access Memory)。然而，受限于SRAM的容量和体积，CPU的性能不佳。

发明内容

为解决相关技术问题，本发明实施例提出一种CPU的制造方法、CPU及其控制方法，能够提供较高性能的CPU。

本发明实施例提供了一种CPU的制造方法，包括：

在衬底上分别形成CPU的内核、所述CPU的第一级至第N-1级缓存器，并形成所述CPU的第N级缓存器的外围电路；其中，所述N等于三或四；所述内核与N级缓存器信号连接；

在所述衬底上形成第一层金属互连层，所述第N级缓存器的外围电路与所述第N级缓存器的存储单元阵列经所述第一层金属互连层电连接；

在所述第一层金属互连层上形成第一地址线层；在所述第一地址线层上形成多个存储单元以及第二地址线层，以形成所述第N级缓存器的存储单元阵列；其中，所述第一地址线层和所述第二地址线层平行于同一平面且彼此垂直，所述多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；

形成第二层金属互连层，所述第N级缓存器经所述第二层金属互连层电连接至外部器件。

上述方案中，所述方法还包括：

所述内核、第一级至第N-1级缓存器以及所述第N级缓存器的外围电路在前端制程(FEOL，Front End Of Line)中形成，所述第N级缓存器的存储单元阵列在后端制程(BEOL，Back End Of Line)中形成。

上述方案中，在形成第二层金属互连层之前，形成第三层金属互连层，所述第一级至第N-1级缓存器经所述第三层金属互连层电连接至外部器件。

上述方案中，在衬底上分别形成CPU的内核、所述CPU的第一级至第N-1级缓存器，并形成所述CPU的第N级缓存器的外围电路时，

形成所述内核、第一级至第N-1级缓存器的衬底与形成所述第N级缓存器的外围电路的衬底相同或者不同。

本发明实施例又提供了一种CPU，包括：

至少一个内核；

与所述内核信号连接的N级缓存器；其中，所述N等于三或四；

所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。

上述方案中，所述第N级缓存器还包括第一类存储器，用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度。

上述方案中，所述第一类存储器包括静态随机存取存储器SRAM。

上述方案中，所述存储单元包括一个相变存储器层及一个选通层；或者，所述存储单元包括二个相变存储器层及两个选通层。

本发明实施例再提供一种CPU的控制方法，其特征在于，包括：

CPU的内核接收数据访问请求；其中，所述CPU包括本发明实施例提供的所述CPU；

查看所述CPU的N级缓存器中的第一级缓存器中是否存在所述请求数据；

确定所述第一级缓存器中不存在所述请求数据时，查看所述N级缓存器中的所述第一级缓存器的下一级缓存器中是否存在所述请求数据；

确定被查找的缓存器中不存在所述请求数据时，按照缓存器级数依次增加的顺序，继续查看新的下一级缓存器中是否存在所述请求数据，至所述N级缓存器中的第N级缓存器；

确定所述第N级缓存器中存在所述请求数据时，返回所述请求数据；确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中。

上述方案中，所述第N级缓存器还包括第一类存储器，用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度；

所述确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中，包括：

确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器

的第一类存储器中；

在查看所述第N级缓存器中是否存在所述请求数据时，包括：

查看所述第N级缓存器的第一类存储器中是否存在所述请求数据；

确定所述第一类存储器中不存在所述请求数据时，查看N级缓存器中的相变存储器中是否存在所述请求数据。

上述方案中，所述方法还包括：

在所述CPU被重启时，通过查看所述第N级缓存器中存储的所述CPU断电时的运行状态和数据的快照来快速恢复所述CPU的正常运行。

本发明实施例提供了一种CPU的制造方法、CPU及其控制方法，其中，所述CPU包括：至少一个内核；与所述内核信号连接的N级缓存器；其中，所述N等于三或四；所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。本发明实施例中，采用三维相变存储器作为CPU的多级缓存器中的最后一级缓存器(即第三级缓存器或第四级缓存器)。本领域技术人员可以理解的是，三维相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过第N级缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU内核与部分最后一级缓存器的距离，从而减少CPU内核到最后一级缓存器的延迟。如此，本发明实施例提供的CPU具有较佳的性能。

附图说明

图1a为本发明实施例提供的一种计算机的存储系统的结构示意图；

图1b为本发明实施例提供的一种CPU的组成结构布局示意图；

图2为本发明实施例提供的一种CPU的组成结构示意图；

图3a为本发明实施例提供的另一种计算机的存储系统的结构示意图；

图3b为本发明实施例提供的另一种CPU的组成结构布局示意图；

图4a为本发明实施例提供的又一种计算机的存储系统的结构示意图；

图4b为本发明实施例提供的又一种CPU的组成结构布局示意图；

图5a为本发明实施例提供的一种存储单元阵列的架构的结构示意图；

图5b为本发明实施例提供的另一种存储单元阵列的架构示意图；

图6为本发明实施例提供的一种CPU的制造方法的实现流程示意图；

图7a-图7d为本发明实施例提供的一种CPU的制造过程的剖视图的示意图；

图8为本发明实施例CPU的控制方法的实现流程示意图。

具体实施方式

为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。

由于不同的存储技术在存储速度和造价上相差巨大，为了高效的访问数据，计算机的存储系统中将最常用的数据放在读存速度快的存储设备上，而将不常用的数据放在读存速度慢的存储设备上。存储器系统是一个具有不同容量、成本和访问时间的存储设备的层级结构。如图1a所示，从左向右设置的CPU的缓存器、主存储器、磁盘存储器的容量越来越大，但访问速度越来越慢。比如，CPU访问自身的多级缓存器(图1a中的L1、L2、L3)的速度大概在0.1纳秒(ns)；CPU的缓存器与主存储器之间的交互速度在ns级，主存储器与磁盘存储器的交互速度在微秒(us)级。左边的存储器作为右边存储器的缓冲区域来存储访问频率更高的数据。靠近CPU内核的多级缓存存储器是内存上一部分数据和指令的缓冲区域。主存储器缓存磁盘储器上的数据，而这些磁盘储器又常常作为存储在通过网络连接的其他机器的磁盘或磁带上的数据的缓冲区域。

基于存储器系统的上述架构，CPU的多级缓存器的配置在很大程度上影响着CPU的性能，甚至影响着计算机的性能。相关技术中，如图1b所示，CPU的多级缓存器(L1、L2、L3)均由密集的高速SRAM组成。由于SRAM本身的低位密度特征，在一些情况下，采用SRAM的缓存器占用CPU芯片中硅衬底一半甚至更多的尺寸。SRAM的大尺寸，导致多级缓存器间的距离较远、互连线RC延迟较大。此外，嵌入的SRAM的良率也会影响CPU的良率。

实际应用中，相变存储器是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。相变存储器具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。

相变存储器根据结构的不同可以分为二维相变存储器和三维相变存储器，具体地，二维相变存储器中存储单元阵列与外围电路平铺设置在同一平面的不同位置；三维相变存储器中存储单元阵列与外围电路堆叠设置在不同的平面上，如存储单元阵列可以形成在外围电路的上方。

本领域技术人员可以理解的是，尽管二维相变存储器相对于一般存储器而言位密度高，以二维相变存储器作为CPU的多级缓存器中的第三级缓存器或第四级缓存器可以在一定程度上提高缓存数据的使用量，但是基于二维相变存储器中存储单元阵列与外围电路平铺设置，CPU内核与第三级或第四级缓存器的距离，并不能得到明显的改善，并且CPU最终尺寸并没有明显的改善；而以三维相变存储器作为CPU的多级缓存器中的第三级缓存器或第四级缓存器不仅可以提高缓存数据的使用量，还可以极大的缩短CPU内核与部分第三级或第四级缓存器的距离，使CPU最终尺寸明显的减小。

此外，相较于二维存储器而言，三维相变存储器需要在立体空间上实现存储单元阵列与外围电路的连接，因此制造工艺更加复杂。进而将三维相变存储器集成到CPU中也需要克服更大的技术难题。

基于此，在本发明的实施例中采用三维相变存储器作为CPU的多级缓存器中的第三级缓存器或第四级缓存器。本领域技术人员可以理解的是，三维相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过第N级缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU内核与第三级缓存器或第四级缓存器的距离，从而减少CPU内核到第N级缓存器的延迟。如此，本发明实施例提供的CPU具有较佳的性能。此外，利用具有堆叠结构的三维相变存储器作为CPU的多级缓存器中的第三级缓存器或第四级缓存器可以得到体积更小的CPU，以便于CPU的高度集成化。

将非易失性三维相变存储器作为CPU的第三级(或第四级)缓存器的方案的优势可以包括：

1、提高CPU缓存效率并减小密集型第一级，第二级(或第一级，第二级，第三级)缓存的尺寸和使用量；

2、基于第三级(或第四级)缓存器与CPU内核距离的减小，CPU内核与第三级(或第四级)缓存器之间的数据传输速度显著提高，延迟更小；

3、三维相变存储器作为非易失性存储器可以合并纠错功能以确保数据准确性；

4、三维相变存储器作为密度更高的存储器，可以使CPU内核效率更高，系统速度更快，同时PCB板尺寸更小、管芯尺寸更小；

5、CPU芯片的成本更低，可以推动CPU芯片在AI应用上的潜力迸发。

本发明实施例提供一种CPU。图2为本发明实施例提供的CPU 200的组成结构示意图。如图2所示，所述CPU 200，包括：

至少一个内核201；

与所述至内核信号连接的N级缓存器202；其中，所述N等于三或四；

所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。

这里，CPU可以包括一个内核，也可以包括多个内核。所述CPU可以包含三级或四级缓存器。实际应用中，当CUP包括三级缓存器时，如图3a所示，第一级缓存器和第二级缓存器可以包括SRAM，第三级缓存器可以包括三维相变存储器(3DPCM)，此时，如图3b所示，当第三级缓存器包括三维相变存储器时，可以实现：面积比第三级缓存器包括SRAM时面积更小，但存储容量比第三级缓存器包括SRAM时更大；当CUP包括四级缓存器时，如图4a所示，第一级缓存器、第二级缓存器和第三级缓存器可以包括SRAM，第四级缓存器可以包括三维相变存储器，此时，如图4b所示，当第四级缓存器包括三维相变存储器时，可以实现：缩减第三级缓存器的尺寸(容量大小)，利用第四存储器来弥补第三存储器由于面积缩减带来的容量间小，同时还可以实现：CPU的整体面积比三级缓存器均包括SRAM时面积更小，但存储容量比三级缓存器均包括SRAM时更大。

所述内核操作所述N级缓存器的速度随着缓存器级数的增加而减小。也就是说，多级缓存器依次相连，下一级缓存器作为上一次缓存器的缓存，即内核与第一级缓存器相连，第一级缓存器作为内核的缓存；第一级缓存器与第二级缓存器相连，第二级缓存器作为第一缓存器的缓存；第二级缓存器与第三级缓存器相连，第三级缓存器作为第二缓存器的缓存，以此类推。

实际应用中，所述三维相变存储器包括存储单元阵列和外围电路；其中，所述存储单元阵列可以集成在所述外围电路的相同管芯上，这允许更宽的总线和更高的操作速度。

在一些实施例中，外围电路包括用于便于相变存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读取操作或者写操作，并通过数据缓冲器与外部进行数据交互。

实际应用中，存储单元阵列可以包括多个存储单元，所述存储单元可以包括一个相变存储器层及一个选通层；或者，所述存储单元可以包括二个相变存储器层及两个选通层。

在一些实施例中，如图5a所示，存储单元阵列的架构仅包含一层位线层和一层字线层，每个存储单元50可以包括堆叠的相变存储器层502、选通层504以及多个电极层501、503及505。相变存储器层502可以基于以电热方式对相变材料所做的加热和淬火来利用相变材料中的非晶相和晶相的电阻率之间的差异。可以施加电流以使相变存储器层502的相变材料(或者其阻挡所述电流通路的至少部分)在两个相之间反复切换，以存储数据。可以在每个存储单元50中存储数据，并且可以通过改变施加至相应选通层504的电压进行写操作或者读取操作。

在一另些实施例中，如图5b所示，存储单元阵列的架构包含两层位线层(顶部位线和底部位线)和一层字线层，每个存储单元50＇可以包括堆叠的50＇-1和50＇-2；其中，50＇-1包括相变存储器层5021、选通层5041以及多个电极5011、5031、5051；50＇-2包括相变存储器层5022、选通层5042以及多个电极层5012、5032、5052。

在一些实施例中，所述相变存储器层502(或者5021、5022)的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料；所述选通层504(或者5041、5042)的材料可以包括任何适当的双向阈值开关(OTS)材料，诸如ZnxTey、GexTey、NbxOy、SixAsyTez等。应当理解，存储单元的结构、配置和材料不限于图5a、5b中的示例，并且可以包括任何适当结构、配置和材料。电极层501(或者5011、5012)、503(或者5031、5032)和505(或者5051、5052)可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，电极层501(或者5011、5012)、503(或者5031、5032)和505(或者5051、5052)的材料包括碳，例如非晶碳。

前已述及在本申请实施例中，CPU的N级缓存器中，除第N级缓存器外的其它缓存器包括SRAM，而实际应用中SRAM与三维相变存储器的读写速度的差异较大，特别是写速度可能接近1000倍，为了缓解该速度上的差异，在除了通过正常的层级设置外，还可以为第N级缓存器分配少量的SRAM作为输入/输出缓冲区。第N级缓存器中三维相变存储器的优势在于非易失性，高密度和高容量；第N级缓存器中的SRAM缓冲区将可以用于克服写入速度差异，以及读取速度差异。

基于此，在一些实施例中，所述第N级缓存器还包括第一类存储器，用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度。

其中，在一些实施例中，所述第一类存储器包括SRAM。

实际应用中，可以在三维相变存储器的旁边预留一块位置给SRAM，以作为三维相变存储器的缓冲区。

本发明实施例提供了一种CPU，包括：至少一个内核；与所述内核信号连接的N级缓存器；其中，所述N等于三或四；所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。本发明实施例中，采用三维相变存储器作为CPU的多级缓存器中的最后一级缓存器(即第三级缓存器或第四级缓存器)。将非易失性三维相变存储器作为CPU的第三级(或第四级)缓存器的方案的优势可以包括：

1、提高CPU缓存效率并减小密集型第一级，第二级(或第一级，第二级，第三级)缓存的尺寸和使用量；

2、基于第三级(或第四级)缓存器与CPU内核距离的减小，CPU内核与第三级(或第四级)缓存器之间的数据传输速度显著提高，延迟更小；

3、三维相变存储器作为非易失性存储器可以合并纠错功能以确保数据准确性；

4、三维相变存储器作为密度更高的存储器，可以使CPU内核效率更高，系统速度更快，同时PCB板尺寸更小、管芯尺寸更小；

5、CPU芯片的成本更低，可以推动CPU芯片在AI应用上的潜力迸发。

本发明实施例又提供一种CPU的制造方法，以得到前述的CPU。图6为本发明实施例CPU的制造方法的实现流程示意图。如图6所示，所述方法包括以下步骤：

步骤601：在衬底上分别形成CPU的内核、所述CPU的第一级至第N-1级缓存器，并形成所述CPU的第N级缓存器的外围电路；其中，所述N等于三或四；所述内核与N级缓存器信号连接；

步骤602：在所述衬底上形成第一层金属互连层，所述第N级缓存器的外围电路与所述第N级缓存器的存储单元阵列经所述第一层金属互连层电连接；

步骤603：在所述第一层金属互连层上形成第一地址线层；在所述第一地址线层上形成多个存储单元以及第二地址线层，以形成所述第N级缓存器的存储单元阵列；其中，所述第一地址线层和所述第二地址线层平行于同一平面且彼此垂直，所述多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；

步骤604：形成第二层金属互连层，所述第N级缓存器经所述第二层金属互连层电连接至外部器件。

图7a-图7d为本发明实施例提供的一种CPU的制造过程的剖视图的示例。在图7a-图7d中N为四。应当理解，图6中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。下面结合图6、图7a-图7d描述本实施例的CPU的形成方法。

其中，在步骤601中，如图7a所示，一方面形成CPU的内核、CPU的第一级缓存器(图7a中L1)、CPU的第二级缓存器(图7a中L2)以及CPU的第三级缓存器(图7a中L3)；具体地，形成内核用于实现运算器功能的运算功能元件以及用于实现控制器功能的控制功能元件；同时形成四级缓存器中每一级缓存器的外围电路以及存储单元阵列。相关技术中对于内核以及第一级至第三级缓存器的制造比较成熟，这里不再赘述。

在步骤601中，另一方面需要形成CPU的第四级缓存器的外围电路，这里，所述第四级缓存器即第N级缓存器包括三维相变存储器(图7a中3D PCM)。实际应用中，第四级缓存器的外围电路具体可以包括互补金属氧化物半导体(CMOS，Complementary Metal OxideSemiconductor)晶体管及该晶体管的控制电路。形成所述三维相变存储器的外围电路的晶体管及相关控制电路的具体过程可以包括：先在衬底(如硅衬底)上形成P型阱区(PWell)和N型阱区(NWell)，分别在PWell进行n掺杂，在NWell进行p掺杂，形成所需半导体掺杂区；然后，在衬底表面以上形成金属栅极，得到包含晶体管的外围电路及相关控制电路。

实际应用中，本发明实施例提供的CPU可以采用系统级芯片(SOC，System On aChip)封装，也可以采用系统级封装(SIP，System In a Package)。这里，SOC是指将原本不同功能的集成电路(IC，Integrated Circuit)，整合在一颗芯片中。该方法，不但可以缩小体积，还可以缩小不同IC间的距离，提升芯片的计算速度。而SIP是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能。

基于此，在一些实施例中，在衬底上分别形成CPU的内核、所述CPU的第一级至第N-1级缓存器，并形成所述CPU的第N级缓存器的外围电路时，

形成所述内核、第一级至第N-1级缓存器的衬底与形成所述第N级缓存器的外围电路的衬底相同或者不同。

示例性地，当CPU采用SIP的封装方式时，CPU内核及CPU的第一级缓存器、第二级缓存器及第三级缓存器共用第一衬底，而CPU的第四级缓存器采用不同于第一衬底的第二衬底。

示例性地，CPU采用SOC的封装方式，CPU内核及CPU的第一级缓存器、第二级缓存器、第三级缓存器及第四级缓存器共用第三衬底。

实际应用中，第一衬底、第二衬底及第三衬底的材料均可以包括硅(Si)。

在步骤602中，如图7b所示，主要用来实现本地互连，如，第四级缓存器的外围电路与第四级缓存器的存储单元阵列之间的电连接。这里，用于本地互连的结构包括第一金属互连层，第一金属互连层具体可以包括如图7b中示出的连接结构(英文可以表达为Contact)。

实际应用中，形成第一金属互连层的方法包括，在衬底(即第一衬底、第二衬底或第三衬底)上形成介质层；在所述介质层中形成贯穿介质层且延伸至所述衬底中待连接结构中的孔或沟槽；在所述孔或沟槽中填充导电材料，形成第一金属互连层。这里，所述介质层可以包括氧化硅，所述导电材料可以包括铜或钨。

在步骤603中，如图7c所示，主要用来形成第四级缓存器的存储单元阵列。实际应用中，形成存储单元阵列的方法可以包括：在第一层金属互连层上形成第一地址线层；在该第一地址线层上形成多个存储单元以及第二地址线层，以形成所述第四级缓存器的存储单元阵列。

实际应用中，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。第一地址线层可以包括多条字线或者位线；第二地址线层可以包括多条位线或者字线。实际应用中，所述字线或位线的材料可以包括钨。第一地址线层与第二地址线层平行，并且第一地址线层的地址线(字线或位线)与第二地址线层的地址线(位线或字线)垂直；多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直。所述每个存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层。这里，字线层、位线层以及存储单元之间的相对位置关系以及存储单元的结构均可以参考图5a。

实际应用中，形成相应第一地址线层的地址线或相应第一地址线层的地址线的步骤，包括：沉积导体层；对所述导体层进行图案化处理；对进行图案化处理后的导体层进行刻蚀，形成相应第一地址线层的地址线或相应第一地址线层的地址线。

实际应用中，形成相应存储单元的步骤包括：在相应的第一地址线层上依次沉积第一电极层、选通层、第二电极层、相变材料层及第三电极层；对所述第一电极层、选通层、第二电极层、相变材料层及第三电极层进行图案化处理；对进行图案化处理后的所述第一电极层、选通层、第二电极层、相变材料层及第三电极层进行刻蚀，形成相应存储单元。

实际应用中，用作第四级缓存器的三维相变存储器可以包括多层堆叠的结构，如二层堆叠结构、四层堆叠结构或者六层堆叠结构等。图7c中示出的即为具有四层堆叠结构的三维相变存储器。实际应用中，可以采用类似二层堆叠结构的方式，依次再逐层向上堆叠以形成四层堆叠结构或者六层堆叠结构的三维相变存储器。

实际应用中，考虑到地沉积所述地址线时可能对其它器件带来污染，需要将第N级缓存器的存储单元阵列放在BEOL中形成。

在一些实施例中，所述方法还包括：

第一级至第N-1级缓存器以及所述第N级缓存器的外围电路在FEOL中形成，所述第N级缓存器的存储单元阵列在BEOL中形成。

在一些实施例中，在形成第二层金属互连层之前，形成第三层金属互连层，所述第一级至第N-1级缓存器经所述第三层金属互连层电连接至外部器件。实际应用中，如图7c所示，形成金属层、接触区等，已将第一级缓存器、第二级缓存器以及第三级缓存器经所述第三层金属互连层电连接至外部器件。在步骤604中，如图7d所示，主要用来形成第二层金属互连层，以使第N级缓存器通过该制程与外部器件连接。

这里，所述外部器件是指该CPU在使用时需要与该CPU连接的外界电路、外界装置、或外界系统等。

实际应用中，形成所述第二层金属互连层的具体过程包括：在第N级缓存器的存储单元阵列上形成穿硅通孔；在穿硅通孔中填充导电材料形成穿硅导电柱塞；在所述穿硅通孔上再形成布线层；在所述再布线层上生成引出焊垫。

可以理解的是，当CPU包括三级缓存器时，制造方法与上述举例的CPU包含四级缓存器的情况类似，这里不再赘述。

基于前述CPU，本发明实施例提供一种CPU的控制方法。图8为本发明实施例CPU的控制方法的实现流程示意图。如图8所示，所述方法包括以下步骤：

步骤801：CPU的内核接收数据访问请求；其中，所述CPU包括本发明实施例提供的CPU；

步骤802：查看所述CPU的N级缓存器中的第一级缓存器中是否存在所述请求数据；

步骤803：确定所述第一级缓存器中不存在所述请求数据时，查看所述N级缓存器中的所述第一级缓存器的下一级缓存器中是否存在所述请求数据；

步骤804：确定被查找的缓存器中不存在所述请求数据时，按照缓存器级数依次增加的顺序，继续查看新的下一级缓存器中是否存在所述请求数据，至所述N级缓存器中的第N级缓存器；

步骤805：确定所述第N级缓存器中存在所述请求数据时，返回所述请求数据；确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中。

基于前述的CPU，实际应用中，以N为三为例进行说明。对于CPU的三级缓存器：L1，L2，L3，级别越小越接近CPU，所以速度也更快，同时容量越小。L1缓存器是位置最接近CPU的缓存器，缓存器容量最小(例如：32K)，速度最快，每个内核可以对应设置一个L1缓存器，或两个L1缓存器。当设置两个L1缓存器时，一个可以用于存数据，另一个可以用于存储指令。L2缓存器是容量较L1缓存器容量更大一些的缓存器(例如：256K)，速度要慢一些，每个核上可以设置一个L2缓存器；L3缓存器是三级缓存中最大的一级(例如3MB)，同时也是最慢的一级，同一个CPU插槽之间的内核可以共享一个L3缓存器。就像数据库缓存一样，获取数据时首先会在最快的缓存中找数据，如果缓存没有命中，则往下一级找，直到三级缓存都找不到时，那只有向内存索要数据了。随着未命中次数的增加，代表获取数据消耗的时长增长。

也就是说，在本发明实施例中，在读取数据时，从存储器中查询数据的顺序为：先查询第一级缓存，第一级缓存未命中后再查询第二级缓存，按照该规律直到第N级缓存器，当第N级缓存器中未命中后将主存储器中的相应数据载入所述第N级缓存器中。

其中，在一些实施例中，所述第N级缓存器还包括第一类存储器，用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度；

所述确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中，包括：

确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器的第一类存储器中；

在查看所述第N级缓存器中是否存在所述请求数据时，包括：

查看所述第N级缓存器的第一类存储器中是否存在所述请求数据；

确定所述第一类存储器中不存在所述请求数据时，查看N级缓存器中的相变存储器中是否存在所述请求数据。

实际应用中，当第N级缓存器中未命中后将主存储器中的相应数据先载入第一类存储器中。这里，所述第一类存储器可以包括SRAM。

在一些实施例中，所述方法还包括：

在所述CPU被重启时，通过查看所述第N级缓存器中存储的所述CPU断电时的运行状态和数据的快照来快速恢复所述CPU的正常运行。

实际应用中，将CPU的运行状态和数据存储在第N级缓存器即三维相变存储器中，由于三维相变存储器为非易失性存储器，所以在CPU断电后，CPU的运行状态和数据仍存储在其中。CPU在供电恢复后，不需要从磁盘中将CPU的运行状态和数据复制到主存储器中，而是直接读取保留在第N级缓存器中的CPU的运行状态和数据快照，由于不需要启动磁盘的载入程序，CPU恢复正常运行的得到了很大的提升。

本发明实施例提出一种使用嵌入式三维相变存储器作为CPU的第三级或第四级缓存器的方案，该方案可以提高CPU缓存性能，逻辑效率和良率。在本发明实施例中，通过逻辑CMOS工艺在同一芯片上形成了CPU内核以及第一级，第二级和第三级缓存以及其他逻辑电路，密集三维相变存储器阵列在后端路由层中形成为非易失性第三级或第四级缓存器，以提供大型的非易失性数据存储。本发明实施例可以存储CPU状态和数据的快照以快速恢复CPU，还可以合并纠错功能以确保数据准确性。

需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。