基于VPX平台的雷达信号处理系统及应用软件设计方法

摘要

本发明公开了基于VPX平台的雷达信号处理系统及应用软件设计方法，所述处理系统，运行于VPX处理机内，所述系统包括混合通信板，集成多通道AD/DA和Virtex‑7 FPGA处理器，用于调频波形控制、信号采集及相应的信号前级预处理工作，并进行雷达工作时序控制；通用信号处理板，集成多片多核DSP6678处理架构，用于实现高性能计算，即采用由多处理器构成的并行系统实现高处理能力。利用基于VPX架构的通用加固计算机来构建通用性和可扩展能力好的雷达信号处理系统，采用由多处理器构成的并行系统实现高处理能力，该雷达信号处理系统兼具体积小、结构紧固、散热性好的特点，使雷达信号处理模块化、标准化、通用化，进而实现系统在多种雷达模式应用背景下功能一体化。

说明书

技术领域

本发明属于数字信号处理技术领域，具体为基于VPX平台的雷达信号处理系统及应用软件设计方法。

背景技术

传统的雷达信号处理系统一般是根据特定的任务需求选择合适的硬件架构，定制化设计出专用的信号处理板以完成雷达信号处理工作。由于信号处理的任务不同，因此设计出的雷达信号处理系统差异较大且不能相互兼容，影响了系统的通用性和其扩展能力。当信号处理的应用环境、实时性要求、系统规模、应用算法等发生变化时，整个系统都需要重新设计且设计和验证周期较长，不能满足目前雷达技术应用日益复杂多样和系统研制周期缩减的要求。

随着精确制导飞行器的作战任务需求和战场环境不断变化，雷达技术的应用环境逐渐趋于复杂化且应用模式日益多样化。复杂多样的使用环境和应用模式需求要求雷达系统能够灵活地配置资源、灵活地扩展功能并适应各种雷达应用模式(包括主动雷达、被动雷达、主被动复合雷达、半主动雷达应用)，使雷达系统在多种应用模式背景下功能实现一体化。这就对雷达信号处理系统的通用性和可扩展性能力的要求越来越高，需求也越来越迫切。

目前高速实时信号处理系统一般采用DSP+FPGA架构。DSP负责完成系统通信和复杂应用算法等；FPGA负责完成高速通信接口控制、信号采集、数据存储和信号前级预处理等。雷达信号处理系统是个较为复杂的数字信号处理系统且日益复杂的应用需求要求处理系统具有大数据量的高速存取、高效传输和快速运算能力。

VPX是由VITA组织制定的用以满足恶劣环境下高可靠，高带宽要求的下一代高级计算平台标准，模块间定义了Serial RapidIO、PCI Express、Fobre Channel、InfiniBand、Hyper-transport、10Gb以太网等高速串行总线，传输速率高达30Gbps，并且具有超强的数据处理能力和高速数据传输能力，因此基于VPX架构的通用加固计算机是未来航空航天领域数据处理系统的发展方向，适用于构建通用性和可扩展能力好的雷达信号处理系统平台。

发明内容

本发明的目的在于提供基于VPX平台的雷达信号处理系统及应用软件设计方法，克服目前雷达信号处理系统通用性差和可扩展能力不足的缺陷。

为了实现上述目的，本发明提供的基于VPX平台的雷达信号处理系统，运行于VPX处理机内，VPX处理机包括综控板、接口板、电源板、背板及体系架构总线，综控板和接口板结合实现VPX处理机与控制系统、遥测系统和天线前端通信，完成指令收发和解析、数据下传和总体流程控制，电源板为系统提供各类供电电源，背板完成各板卡组件的拓扑连接，其特征在于：所述系统包括，

混合通信板，集成多通道AD/DA和Virtex-7FPGA处理器，用于调频波形控制、信号采集及相应的信号前级预处理工作，并进行雷达工作时序控制；通过背板安装于VPX处理机内；

通用信号处理板，集成多片多核DSP6678处理架构，用于实现高性能计算；通过背板安装于VPX处理机内；

所述混合通信板和通用信号处理板内包括含SOC芯片的集成SOC模块组件，用于系统电源管控和系统管理；

所述系统还包括程序存储器，所述程序存储器划分为多个分区，对于不同的应用需求设计出不同的应用软件放置在不同的分区内，通过对所述应用软件在线切换完成系统的重构。

具体地，所述混合通信板，具体用于主/被动雷达模式下高速接口控制、信号采集，主动雷达模式下完成雷达工作时序控制、调频波形控制、数字波束合成、数字下变频、脉冲压缩、AGC增益控制和被动雷达模式下的脉冲参数测量与计算、PIN衰减控制、扫频控制；所述通用信号处理板，具体用于根据信号处理任务的需求进行快速扩展，多核协同工作实现主/被动雷达模式下的下雷达SAR成像、测高、单脉冲测角、抗干扰和跟踪识别工作模式下的运算处理和数据交互；所述集成SOC模块组件，具体用于实现硬件槽位识别，电源管理，PMBUS指令通信，板卡基本信息存储，电压、电流和温度检测，复位加载。

优选地，所述系统包括应用软件在线升级模块，所述在线升级模块包括硬件接口，所述硬件接口保证所述系统具备对系统内板卡包括混合通信板和通用信号处理板的程序存储器进行在线烧写的能力，并通过所述体系架构总线在所述系统上一级系统提供统一的接口完成所述系统内混合通信板和通用信号处理板的应用软件的在线升级，便于所述系统后续的应用软件维护。

优选地，所述系统包括健康管理模块，用于对所述系统寿命周期内工作状态进行监测并记录监测信息，据此监测信息预测设备性能状态的发展趋势和可能发生的故障，便于在所述系统使用过程中能快速的发现异常问题、定位问题和解决问题。

优选地，所述系统包括电源管控模块，用于根据所述系统工作流程和功耗要求，对所述系统进行电源管控。

基于如前所述的基于VPX平台的雷达信号处理系统的应用软件设计方法，所述应用软件包含FPGA应用软件和DSP应用软件，

在主动雷达模式下，雷达信号处理系统FPGA应用软件的主控模块根据收到的雷达工作模式参数，控制发送脉冲压缩处理后的数据给DSP应用软件进行处理；线性调频波形控制模块根据收到的重频、脉宽和带宽参数计算并生成线性调频波形信号输出；雷达工作时序控制模块根据接收到的重频、脉宽、采样宽度、波门前沿参数控制雷达发送与接收时序；

在被动雷达模式下，根据流程控制完成测频、相位解算、幅度解算、脉冲到达时间解算、角度解算、PIN衰减控制、扫频控制等功能并将参数信息输出给DSP应用软件完成目标分选与跟踪处理；

被动雷达模式和主动雷达模式的信号处理FPGA应用软件可通过应用软件切换实现雷达信号处理系统在线重构；

DSP应用软件采用分层解耦的设计原则，通过一系列的标准、规范和协议的制定，使得应用软件结构的系统层、应用层、组件层和管理层不同层次的开发具有较强的独立性，各层级可开展并行开发设计；应用软件系统层，实现不同类型雷达体制的作战需求；应用软件应用层，实现不同雷达体制应用功能所需的各种工作方式的控制；应用软件组件层，实现各种工作方式下信息处理功能；应用软件管理层，实现硬件资源管理和系统通信管理；不同层级的技术可在技术规范和标准的指导下可动态更新；其中，应用软件管理层独立于其他三个层级且和具体的硬件平台紧密耦合，需要随着硬件平台进行动态变化；系统层、应用层和组件层和硬件平台解耦，此三个层级的构件按照制定的协议规范进行标准化封装设计，可快速实现跨平台移植；层级之间通过逐级调用下一级层级的构件组成应用软件处理系统；根据应用的特性进行计算节点规划和分配，多DSP多核并行协作运算，满足算法实时性需求；

被动雷达模式和主动雷达模式的DSP应用软件均可通过应用软件切换实现系统在线重构。

具体地，在主动雷达模式下，所述雷达信号处理系统FPGA应用软件还包括数字下变频模块、数字波束合成模块、脉冲压缩模块，所述各模块根据收到的通道权重因子、采样点数、抽取参数、滤波器系数和应用软件内部输入的本振等参数进行相应处理，完成雷达中频信号前级预处理；

通道权重因子可由抗干扰算法根据干扰方向计算分配权重；

应用软件模块进行标准化和通用化设计，根据上位系统输入的雷达参数动态调整满足雷达SAR成像、测高、抗干扰、单脉冲测角的主/被动雷达模式的前级信号预处理需求。

优选地，系统将切换后的FPGA应用软件和DSP应用软件版本信息存储起来保证信息掉电不丢失从而使系统具有掉电记忆能力。

本发明利用基于VPX架构的通用加固计算机来构建通用性和可扩展能力好的雷达信号处理系统，运行于VPX处理机内，包括混合通信板和通用信号处理板，混合通信板集成多通道AD/DA和Virtex-7FPGA处理器，用于调频波形控制、信号采集及相应的信号前级预处理工作，并进行雷达工作时序控制；通用信号处理板，集成多片多核DSP6678处理架构，用于实现高性能计算，即采用由多处理器构成的并行系统实现高处理能力。该雷达信号处理系统兼具体积小、结构紧固、散热性好的特点。系统还包括程序存储器，将程序存储器划分为多个分区，对于不同的雷达模式应用需求设计不同的应用软件放置在不同的分区内，通过对所述应用软件在线切换完成系统的重构，实现了系统的通用性和可扩展性能力，使雷达信号处理模块化、标准化、通用化，进而实现系统在多种雷达模式(主动雷达模式、被动雷达模式、主被动复合雷达模式)应用背景下功能一体化。

附图说明

图1为本发明实例提供的系统硬件平台结构框图；

图2为本发明实例提供的系统混合通信板框图；

图3为本发明实例提供的系统通用信号处理板框图；

图4为本发明实例提供的SOC芯片内部结构图；

图5为本发明实例提供的主动雷达模式FPGA软件结构图；

图6为本发明实例提供的被动雷达模式FPGA软件结构图；

图7为本发明实例提供的DSP软件结构图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。

实施例一：

如图1所示，本发明的基于VPX平台的雷达信号处理系统，包括VPX处理机，VPX处理机包括综控板、接口板、电源板、背板，综控板和接口板结合实现VPX处理机与控制系统、遥测系统和(雷达)天线前端通信，完成指令收发和解析、数据下传和总体流程控制，电源板为系统提供各类供电电源，背板完成各板卡组件的拓扑连接，其特征在于：所述系统还包括，

混合通信板，集成多通道AD/DA和Virtex-7FPGA处理器，用于调频波形控制、信号采集及相应的信号前级预处理工作，并进行雷达工作时序控制，本实施例中，具体还用于主/被动雷达模式(具体即是主动雷达模式、被动雷达模式或主动被动复合雷达模式)下高速接口控制、信号采集，主动雷达模式下完成雷达工作时序控制、调频波形控制、数字波束合成、数字下变频、脉冲压缩、AGC增益控制，被动雷达模式下完成脉冲参数测量与计算、PIN衰减控制、扫频控制；

通用信号处理板，集成多片多核DSP6678处理架构，用于实现高性能计算，本实施例中，具体还用于根据信号处理任务的需求进行快速扩展，多核协同工作实现主/被动雷达模式下的下雷达SAR成像、测高、单脉冲测角、抗干扰和跟踪识别工作模式下的运算处理和数据交互；

混合通信板和通用信号处理板内包括含SOC芯片的集成SOC模块组件，用于系统电源管控和系统管理，系统管理具体为实现硬件槽位识别，PMBUS指令通信，板卡(混合通信板和通用信号处理板)基本信息存储，电压、电流和温度检测，复位加载。

混合通信板和通用信号处理板通过VPX背板连接在VPX处理机内，混合通信板和通用信号处理板之间主要通过X4SRIO总线进行通信，通信速率为12.5Gbps，混合通信板和通用信号处理板的VPX连接器标识为P0、P1和P2。

混合通信板的框图见图2，混合通信板的ADC芯片选用TI公司的AD54J54芯片，DAC芯片选用AD公司的AD9739，FPGA选用Xilinx公司的高端Virtex-7系列产品XC7VX690T。FPGA处理器外挂FLASH存储器(即程序存储器)用于程序存储并连接DDR3存储器用于大容量数据缓存。FPGA处理器与SOC芯片通过GPIO和SPI接口通信，DAC和ADC工作模式SOC芯片可编程配置。FLASH存储器高位地址线连接到SOC芯片上用于实现软件加载地址控制。

通用信号处理板的结构框图见图3，通用信号处理板的DSP处理器选用TI公司的八核DSP芯片TMS320C6678。DSP1和DSP2之间通过HyperLink、SPI、PCIE和EMIF总线进行数据通信，DSP1和DSP2均外挂FLAHS存储器作为程序存储器并连接DDR3存储器作为外扩存储。DSP1和DSP2与SOC芯片均通过GPIO、SPI和EMIF接口进行通信，SOC芯片通过RST#信号控制DSP1和DSP2复位。

混合通信板和通用信号处理板的SOC芯片均选用Microsemi的A2F500M3G芯片，芯片内部集成了Cortex^TM-M3、FPGA、存储器、比较器、AD/DA等相关功能电路，芯片分为微控制器子系统、FPGA模块、模拟接口系统和I/O及电源4个部分。SOC芯片内部结构图见图4。SOC芯片主要实现硬件槽位识别、电源管理和二次电源采集、PMBUS指令通信、板卡基本信息存储、温度检测、复位加载等功能。槽位地址管脚在VPX背板上根据槽位的不同定义为接地或者悬空，板卡内部全部上拉，上电后SOC芯片读取这个几个IO口的电平状态，将这几个逻辑电平设置为PMBUS的地址信息，当PMBUS和外部通信的时候采用这个地址作为本板ID。PMBUS作为外部与板卡通信指令口，将其连接到SOC芯片的其中一个I²C接口。SOC芯片采用3.3V_AUX供电，SOC芯片的核电源1.5V也采用3.3V_AUX转换，IO电压采用LT1963二次供电，板卡(即混合通信板和通用信号处理板)其他芯片的电源均来自P0连接器的12V转换，SOC芯片通过管控电源转换的使能信号完成电源管理。板卡(混合通信板和通用信号处理板)温度检测通过SOC芯片的I²C接口下挂温度传感器LM75BIM实现，板卡(混合通信板和通用信号处理板)上设有多个温度传感器。板卡(混合通信板和通用信号处理板)采用ATMEL公司的E²PROM型号：AT24C512C，通过I²C总线连接至SOC芯片，主要存储板卡(混合通信板和通用信号处理板)的一些基本信息。板卡(混合通信板和通用信号处理板)中SOC芯片采用3.3V_AUX供电，SOC芯片最先从片内FLASH加载程序，然后控制板卡(混合通信板和通用信号处理板)内DSP或FPGA复位，DSP或FPGA被SOC芯片释放复位后自动从各自的FLASH加载程序。

本发明的系统外部接口主要包括SPI、GTP、PMBUS、JTAG、SGMII、GPIO、LVDS接口。PMBUS接口是板卡(混合通信板和通用信号处理板)对外的管理接口，外部管理模块可通过PMBUS对板卡(混合通信板和通用信号处理板)上的电源状态进行监控和系统管理。JTAG接口作为板卡(混合通信板和通用信号处理板)的管理接口连至SOC芯片，配合内部控制逻辑实现本板卡FPGA(DSP)的访问。所有SRIO、SPI、GTP为FPGA(DSP)与外部板卡的通信接口，SGMII接口为系统维护接口，LVDS接口为系统与天线前端的通信接口。

本发明的系统还包括程序存储器，将程序存储器划分为多个分区，对于不同的应用需求(主要是主动/被动雷达模式，即主动雷达模式、被动雷达模式或主动被动复合雷达模式)设计不同的应用软件放置在不同的分区内，通过对所述应用软件在线切换完成系统的重构，具体实现过程为：所述集成SOC模块组件收到通过内部总线(本实施例中为PMBUS总线)传送的软件切换命令后，由SOC芯片控制进行软件版本切换，对于DSP程序，先控制DSP复位，DSP从Bootloader启动，再读取SOC芯片的寄存器，根据寄存器的值确定加载运行的软件版本；对于FPGA程序，SOC芯片控制FPGA复位，通过控制存储器(即程序存储器)的高位地址线选择加载的软件版本。本实施例中，系统将切换后的软件版本信息存储起来保证信息掉电不丢失从而使系统具有掉电记忆功能。

本实施例中，本发明的系统的FPGA或者DSP外挂的FLASH程序存储器被分为4-8个分区，每个分区可存放不同的应用软件(即程序)。

本实施例中，本发明的系统在线重构具体实现过程为：

步骤1：上位系统根据总体流程发送软件切换控制命令，控制命令中包含要进行软件切换的板卡ID、处理器ID和FLASH(即程序存储器)切换分区编号。系统内部完成接口转换通过PMBUS总线传递命令。雷达信号处理系统各板卡的SOC模块接收并解析PMBUS总线发送的控制命令。

步骤2：SOC模块解析为本板的软件切换命令后将软件切换控制信息存储到相应的寄存器和外部E²PROM中并返回软件切换命令应答。软件切换状态具有掉电记忆功能。

步骤3：SOC模块控制系统FPGA或者DSP复位重加载。对于DSP软件，DSP先从BOOTLOADER启动，再读SOC芯片的寄存器，根据寄存器的值确定加载运行的软件版本。对于FPGA软件，SOC芯片通过控制FLASH(即程序存储器)的高位地址线选择加载的软件版本。

步骤4：上位系统发送软件切换查询命令，系统收到查询命令后返回软件切换查询命令应答，应答中包含软件切换执行结果。

本发明的系统还包括软件在线升级模块，所述在线升级模包括硬件接口，所述硬件接口保证板卡具备对本板卡程序存储器进行在线烧写的能力，并通过所述体系架构总线在所述系统上一级系统(本实施例为飞行器级系统)提供统一的接口完成所述系统内混合通信板和通用信号处理板的应用软件(即SOC芯片内的DSP、FPGA软件)的在线升级，便利所述系统后续的软件维护，具体实现过程为：所述系统随整机安装到飞行器平台后，通过测试设备与飞行器系统外部接口，本实施例中通过测试设备与飞行器系统壳体尾部的接口发送软件升级控制命令给雷达信号处理系统，混合通信板和通用信号处理板的集成SOC模块组件收到软件升级指令后将混合通信板和通用信号处理板的FPGA或者DSP程序切换到具有程序升级功能的初始版本并返回程序升级准备好应答，测试设备收到程序升级命令应答后，传送软件升级数据给混合通信板和通用信号处理板进行软件在线升级。

本实施例中，软件在线升级具体实现过程为：

本发明的系统随整机安装完成后，可使用地面测试设备通过飞行器系统壳体尾部预留的网口完成系统软件在线升级。系统的FPGA或者DSP外挂的FLASH程序存储器被分为4-8个分区，每个分区可存放不同版本应用程序。默认的带有软件升级功能的初始版本存放于分区1。程序升级数据则主要是PC通过以太网发送。对于通用信号处理板，程序升级数据通过TFTP协议发送，混合通信板通过FTP协议发送。在线升级具体实现过程为：

步骤1：测试设备先通过网口发送软件升级控制命令，控制命令中包含要进行程序升级的板卡ID、处理器ID和FLASH分区编号。系统内部完成接口转换通过PMBUS总线传递命令。雷达信号处理系统各板卡的SOC模块接收并解析PMBUS总线发送的控制命令。

步骤2：SOC模块解析为本板的软件在线升级命令后将本板DSP或者FPGA处理器程序切换到具有程序升级功能的初始版本状态。初始版本为厂家自带的基础软件版本，主要完成和应用无关的基础维护功能。

步骤3：板卡完成软件切换准备好程序升级后，将软件升级命令应答通过PMBUS总线发送给地面测试设备。地面测试设备收到软件升级命令应答后，接着发送软件升级数据。

步骤4：软件升级数据发送完成后，测试设备可发送软件升级状态查询命令，系统收到该指令后返回软件升级状态查询应答，应答中包含软件升级执行结果。地面测试设备根据返回的软件升级执行结果判断是否进行数据重发。

本发明的系统还包括健康管理模块，用于对所述系统寿命周期内工作状态进行监测并记录监测信息，据此监测信息预测设备性能状态的发展趋势和可能发生的故障，便于在所述系统使用过程中能快速的发现异常问题、定位问题和解决问题，从而显著提高系统的可靠性、维修性、保障性和安全性。

健康管理监测信息主要包括混合通信板和通用信号处理板电压、电流和混合通信板和通用信号处理板及主芯片(即AD、DA、FPGA、DSP等影响功能的主要关键芯片)附近温度、累计工作时间，所有信息存储在SOC模块外挂的E²PROM存储器里，定时每3分钟进行一次信息更新。模拟信息采集及控制模块主要由SOC芯片内部的模拟信号采集模块和I/O系统实现。模拟接口部分包含3个12位ADC接口，内部2.56V参考，5个高性能模拟信号处理模块，10个高速电压比较器。设计采用SOC芯片内部集成的ADC来采集电源电压，并从放大器采集主电源电流，实现对板卡电源的监控和管理。

电源电压检测通过SOC芯片内部集成的模拟采集模块实现，各路电源经RC电路滤波后直接引入SOC芯片，由SOC芯片对电压进行采集并判断是否偏差过大。

电流检测通过在电路中串联大功率毫欧级高精度电阻，功率电阻两端的电压直接引入SOC芯片，SOC芯片内部将输入压差放大后直接采集压差来确定电流大小并给予相关控制。

板卡(混合通信板和通用信号处理板)温度检测通过SOC芯片的I²C接口下挂温度传感器LM75CIM-3实现，板上共2个温度传感器，分别采集板卡上板温及处理器芯片的温度，同时温度传感器的OS管脚引入SOC芯片用于确认是否出现过温。

健康管理系统通过响应外部的命令，当混合通信板和通用信号处理板SOC芯片收到健康管理模块查询命令后，通过内部总线将将混合通信板和通用信号处理板的状态信息返回并经汇总后返回给测试系统，用于系统健康状态分析，利用累积的系统寿命周期内工作状态监测信息(数据)，借助数学方法评估所述系统的健康状况，预测设备的性能趋势和可能发生的故障，并提供科学的排故和维修建议。

本实施例中，健康管理具体实现过程为：

步骤1：上位系统发送健康管理系统查询命令。系统内部完成接口转换通过PMBUS总线传递命令。雷达信号处理系统各板卡的SOC模块接收并解析PMBUS总线发送的查询命令。

步骤2：SOC模块解析为本板的查询命令后，将板卡SOC模块外挂的E²PROM里存储的健康状态监测信息读出并上传。

步骤3：所有板卡的健康管理系统查询信息经汇总后返回测试系统，便于在产品使用过程中能快速的发现异常问题、定位问题和解决问题

本发明的系统还包括电源管控模块，用于根据所述系统工作流程和功耗要求，对所述系统进行电源管控。系统上电后，其所有板卡(包括混合通信板和通用信号处理板)的SOC模块均处于加电状态，但板卡(混合通信板和通用信号处理板)的大功耗器件可以根据要求进行电源管控。该具体过程为：系统各板卡SOC芯片收到并解析通过内部总线(PMBUS总线)发送的电源管控指令后，由SOC芯片控制电源使能信号对本板卡(混合通信板和通用信号处理板)进行电源管控。

本发明的系统各板卡的SOC模块采用3.3V_AUX供电，该电源在系统通电后即输出，所以SOC芯片始终处于工作状态，SOC芯片的核电源1.5V也采用3.3V_AUX转换，IO电压采用LT1963二次供电。除了SOC芯片的电源外，系统板卡其他芯片的电源均由经P0连接器输入的12V转换，P0的12V经过PMOS后进入其他电源转换芯片，SOC芯片的IO脚控制PMOS的使能端，这样就能够实现对系统的电源管控功能。

本实施例中，本发明的系统电源管控具体实现过程：

步骤1：上位系统发送电源管控命令，管控命令中包含要进行电源管控的板卡ID和电源管控状态字。系统内部完成接口转换通过PMBUS总线传递命令。雷达信号处理系统各板卡(混合通信板和通用信号处理板)的SOC模块接收并解析PMBUS总线发送的管控命令。

步骤2：SOC模块解析为本板卡的电源管控命令后根据电源管控命令字将IO管脚电平置高或者置低控制板卡其他芯片通电或者断电。

步骤3：板卡完成电源管控后，返回电源管控应答，应答中包含电源管控执行结果。

实施例二：

如前实施例一所述的基于VPX平台的雷达信号处理系统的应用软件设计方法，所述软件包含FPGA软件和DSP软件，其特征在于，

在主动雷达模式下，雷达信号处理系统FPGA软件的主控模块根据收到的雷达工作模式参数，控制发送脉冲压缩处理后的数字波束合成数据给DSP软件进行处理；线性调频波形控制模块根据收到的重频、脉宽和带宽参数计算并生成线性调频波形信号输出；雷达工作时序控制模块根据接收到的重频、脉宽、采样宽度、波门前沿参数控制雷达发送与接收时序；

在被动雷达模式下，根据流程控制完成测频、相位解算、幅度解算、脉冲到达时间解算、角度解算、PIN衰减控制、扫频控制等功能并将参数信息输出给DSP软件完成目标分选与跟踪处理；

被动雷达模式和主动雷达模式的信号处理FPGA软件可通过软件切换实现雷达信号处理系统的系统在线重构；

DSP软件采用分层解耦的设计原则，通过一系列的标准、规范和协议的制定，使得软件结构的系统层、应用层、组件层和管理层不同层次的开发具有较强的独立性，各层级可开展并行开发设计。软件系统层，实现不同类型雷达体制的作战需求。软件应用层，实现不同雷达体制应用功能所需的各种工作方式的控制。软件组件层，实现各种工作方式下信息处理功能。软件管理层，实现硬件资源管理和系统通信管理。不同层级的技术可在技术规范和标准的指导下可动态更新。其中，软件管理层独立于其他三个层级且和具体的硬件平台紧密耦合，需要随着硬件平台进行动态变化；系统层、应用层和组件层和硬件平台解耦，此三个层级的构件按照制定的协议规范进行标准化封装设计，可快速实现跨平台移植。层级之间通过逐级调用下一级层级的构件组成软件处理系统。根据应用的特性进行计算节点规划和分配，多DSP多核并行协作运算，满足算法实时性需求。

被动雷达模式和主动雷达模式的DSP软件均可通过软件切换实现雷达信号处理系统的系统在线重构。

在主动雷达模式下，所述雷达信号处理系统FPGA软件还包括数字下变频、数字波束合成、脉冲压缩模块，所述模块根据收到的通道权重因子、采样点数、抽取参数、滤波器系数和软件内部输入的本振等参数进行相应处理，完成雷达中频信号前级预处理；

其中通道权重因子可由抗干扰算法根据干扰方向计算分配权重；

软件模块进行标准化和通用化设计，根据上位系统输入的雷达参数动态调整满足雷达SAR成像、测高、抗干扰、单脉冲测角主/被动雷达模式的前级信号预处理需求；

系统将切换后的FPGA软件和DSP软件版本信息存储起来保证信息掉电不丢失从而使系统具有掉电记忆能力。就是将软件切换控制信息存储到外部E²PROM中，系统重现上电会读取E²PROM中的版本信息控制加载相应软件版本，从而使系统具有掉电记忆功能。

主动雷达模式FPGA软件结构图见图5，FPGA软件设计步骤如下：

FPGA软件通过SRIO总线与其他板卡进行通信。软件内部的SRIO总线接口模块实现SRIO总线接口时序控制，SRIO总线仲裁模块根据设定的仲裁机制对软件内部发起的总线占用请求进行仲裁。软件内部的DDR3接口模块实现DDR3存储器接口时序控制，DDR3接口仲裁模块根据设定的仲裁机制对软件内部发起的DDR3接口使用请求进行仲裁。

步骤1：软件接收上位系统通过SRIO总线发送的参数帧，参数帧经SRIO总线接口模块和SRIO总线仲裁模块后进入SRIO数据解析模块，解析得到工作参数。根据工作参数中的脉宽、带宽、抽取因子和重频参数完成调频波形控制。其中，调频波形生成模块采用CORDIC算法计算生成调频信号，调频信号经过多级内插后将数据送入接口缓存；然后根据重频参数和雷达发送时序控制从接口缓存模块读取数据进行数字上变频模块后输出满足采样率和中心频率要求的调频波形并通过DAC接口模块发送至DAC芯片。雷达工作时序控制模块根据工作参数中的脉宽、重频和波门前沿完成雷达工作发送/接收时序输出，发送/接收时序通过LVDS接口发送至天线前端。

步骤2：混合通信板共有16个ADC采集通道，分别为通道1-16。ADC接口模块根据雷达接收时序和采样点数参数控制完成16个ADC通道的信号采集。

步骤3：采集到的16通道信号分别送入通道1-16数字正交采样模块处理后生成16路I/Q信号。

步骤4：各通道的I/Q信号分别和各自的通道权重因子参数相乘，通道权重因子a1-a16可由DSP软件的抗干扰算法计算后输入，默认状态下各通道权重因子相同。

步骤5：16通道I/Q信号完成和通道权重因子相乘后同步送入数字求和运算、数字求差运算1和数字求差运算2模块进行数字求和与求差运算，生成和路、俯仰差路和方位差路三路信号，即完成数字波束合成。自动增益控制模块通过计算和路信号的统计值并和设定的双门限比较进行增益控制。增益控制命令通过LVDS接口模块按照通信协议传输至天线前端。

步骤6：和路、俯仰差路和方位差路信号分别送入多相滤波模块，模块使用的抽取因子参数和滤波器系数由上位系统通过SRIO总线输入。多相滤波处理后即完成数字下变频处理。和路数据一路送入脉冲压缩模块进行脉压处理，另外一路送入接口转换模块，接口转换模块完成数据缓存和读写控制及模块间时序转换，数据经DDR3接口仲裁模块仲裁后通过DDR3接口模块写入外部DDR3存储器。DDR3与SRIO总线接口转换模块根据内部工作时序控制向DDR3接口仲裁模块发送接口使用申请，经仲裁后将DDR3缓存的和路脉冲压缩数据通过DDR3接口模块从外部DDR3存储器中读出并缓存，然后经SRIO总线仲裁模块仲裁后通过SRIO总线模块发送至综控板进行进一步处理。

步骤6：多相滤波后的三路信号分别送入脉冲压缩模块进行脉压处理。脉冲压缩过程中的匹配滤波参数由输入的本振计算得到。

步骤7：脉冲压缩后的和路、俯仰差路和方位差路数据分别送入接口转换模块。接口转换模块完成数据缓存和读写控制及模块间时序转换。数据经SRIO总线仲裁模块仲裁后通过SRIO总线接口模块输出至DSP软件进行下一步处理。

被动雷达模式FPGA软件结构图见图6，软件设计步骤如下：

步骤1：软件接收天线前端输入的脉冲信号，ADC接口模块完成多通道ADC信号采集。幅度解算模块进行信号幅度解算，脉冲检测模块根据采集信号幅度与设定的门限的关系判断是否为有效的脉冲信号从而使能脉冲到达时间解算、脉宽解算、相位解算和角度解算模块和测频控制模块。门限可根据温度和本振参数进行自适应调节控制。

步骤2：对幅度有效的脉冲信号进行脉冲宽度解算，当脉冲宽度小于门限值时判断信号为无效脉冲不做处理，当脉冲信号宽度大于门限值时计算的脉冲到达时间、幅度、相位、频率和角度信息有效。

步骤3：系统补偿表通过地测加载存储到FPGA外挂的FLASH存储器中。根据ADC通道和计算测量得到的频率、幅度、PIN衰减档等信息进行补偿查表，补偿查表模块根据综合信息生成相应的查询地址并通过FLASH接口模块读取FLASH存储的补偿数据对相位和角度进行补偿查表。角度解算时进行解模糊运算。

步骤4：将计算和测量得到脉冲到达时间、脉宽、频率、幅度、相位，角度等脉冲信息送入接口转换模块，接口转换模块完成数据缓存和读写控制及模块间时序转换，脉冲信息打包后经SRIO总线仲裁模块仲裁后通过SRIO总线接口模块发送至DSP进行下一步处理。

步骤5：软件接收DSP通过SRIO总线发送的扫频控制命令帧，命令帧经SRIO总线接口模块和SRIO总线仲裁模块后进入SRIO数据解析模块，解析得到扫频控制信息送入扫频控制模块。扫频控制模块计算扫描中心频率等信息发送给LVDS接口模块，LVDS模块按照通信协议打包后发送给天线前端；然后等待接收天线前端返回的应答帧并根据应答帧中的扫频切换状态判断是否重新发起通信流程并根据要求设置中止流程机制。

步骤6：PIN衰减控制模块监测采集信号的幅度值并实时进行衰减控制。将PIN衰减档控制信息送入LVDS模块，LVDS模块按照通信协议打包后发送至天线前端进行衰减控制。

本发明的系统的DSP软件具体设计过程如下：

软件结构层次化设计分别为系统层、应用层，组件层和管理层，不同层级之间功能解耦。通过层级之间的接口规范实现了对底层硬件的屏蔽和封装。软件管理层独立于其他三个层级且和具体的硬件平台紧密耦合，通过管理层实现硬件底层和其他三个层级的功能解耦。软件顶层设计人员根据系统需求，采用自顶而下的设计方式积木式搭建软件结构，无需考虑具体的底层硬件结构，数据通信和配置过程。因此，可支持顶层应用在不同硬件的跨平台移植。

本实例提供的DSP软件结构见图7。

系统层为雷达工作体制层面。本实例包含主动雷达，被动雷达和主被动复合雷达，涵盖了当前雷达系统的主要工作体制。系统层根据系统需求调用应用层构件构建相应工作体制的雷达信号处理软件结构。

应用层为雷达信号处理工作模式层面。本实例包含SAR成像、测高、单脉冲测角、抗干扰和跟踪识别。应用层根据应用需求调用组件层构件组成相应雷达工作模式信号处理软件应用结构。

组件层为雷达信号处理具体环节实现层面。本实例组件层包含特征提取、图像匹配、恒虚警处理、脉冲压缩、运动补偿、多普勒中心估计、几何校正、匹配滤波、干扰抑制等。组件规模根据应用需求变化不断进行扩展，组件按照制定的标准和规范进行设计，方便进行功能扩展和在不同硬件平台的移植。

管理层包含系统硬件资源管理和系统通信管理组件。系统硬件资源管理用于实现中断和寄存器管理、任务创建和调度及内存管理等。系统通信管理实现HyperLink、RapidIO、PCIE等总线通信管理，实现数据交互和接口管理。管理层和其他层相互独立，为上层应用实现跨平台移植提供支撑。