连续逼近式模拟数字转换器的测试方法及测试电路

摘要

本发明公开一种连续逼近式模拟数字转换器的测试方法及测试电路。测试方法包含：接收一连续逼近式模拟数字转换器的多个数字输出码；统计该些数字输出码的一奇数值个数及一偶数值个数；以及依据该奇数值个数及该偶数值个数，判断该连续逼近式模拟数字转换器是否有误差产生。

说明书

技术领域

本发明涉及连续逼近式模拟数字转换器，尤其涉及连续逼近式模拟数字转换器的测试方法及测试电路。

背景技术

图1是已知电荷再分配(charge redistribution)连续逼近式(successiveapproximation)模拟数字转换器(analog to digital converter,ADC)的功能方块图。在连续逼近式ADC的某一次操作周期中，连续逼近暂存器(successive approximation register,SAR)120依据比较器105的比较结果，决定数字输出码Dn的其中一位的值(1/0)，控制电路130依据数字输出码Dn产生控制信号Csw，数字模拟转换器(digital to analog converter,DAC)110依据控制信号Csw改变其内部的电容阵列的切换状态(控制电容的其中一端耦接至地或参考信号Vref)，使电容上的电荷重新分布，进而改变比较器105的反相输入端及非反相输入端的准位，以改变连续逼近式ADC下一个操作周期的比较对象。重复上述的步骤，数字输出码Dn由最高有效位(MSB)往最低有效位(LSB)依序被决定，过程中其所代表的值也渐渐往输入信号Vi逼近。

测试连续逼近式ADC是否符合设计要求时，常藉由观察其差分非线性(differential nonlinear,DNL)误差来做判断。然而此方法需要收集大量的DNL误差值，举例来说，12位的连续逼近式ADC需要40960笔数据(每一数字值取10笔数据)，这些数据还必须经过数字信号处理(digitalsignal processing,DSP)才能够分析DNL误差值的特性。如此庞大的数据量及DSP运算造成测试效率不佳。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种连续逼近式模拟数字转换器的测试方法及测试电路，提高连续逼近式模拟数字转换器的测试效率。

本发明的一实施例公开一种连续逼近式模拟数字转换器的测试方法，包含：接收一连续逼近式模拟数字转换器的多个数字输出码；统计该些数字输出码的一奇数值个数及一偶数值个数；以及依据该奇数值个数及该偶数值个数，判断该连续逼近式模拟数字转换器是否有误差产生。

本发明另一实施例公开一种连续逼近式模拟数字转换器的测试电路，依据一连续逼近式模拟数字转换器的多个数字输出码检测该连续逼近式模拟数字转换器的误差情形，该测试电路包含：一计数单元，用来统计该些数字输出码的一奇数值个数及一偶数值个数；以及一处理单元，用来依据该奇数值个数及该偶数值个数，判断该连续逼近式模拟数字转换器是否有误差产生。

本发明另一实施例公开一种电荷再分配的连续逼近式模拟数字转换器的测试方法，包含：接收一连续逼近式模拟数字转换器的多个数字输出码；以及依据该些数字输出码的奇数值或偶数值分布，推测电荷再分配连续逼近式模拟数字转换器产生误差的一操作周期。

本发明的连续逼近式ADC的测试方法及测试电路利用连续逼近式ADC的数字输出值来判断是否有误差产生，只需简单地比较数字输出值的偶数值的个数及奇数值的个数即可快速得知连续逼近式ADC是否正常运作。相较于已知技术，本发明的测试方法及测试电路所需的数据量较少，因此可提升测试效率。

有关本发明的特征、实作与功效，结合附图作实施例详细说明如下。

附图说明

图1为已知电荷再分配连续逼近式ADC的功能方块图；

图2A为电荷再分配式连续逼近式ADC的电容阵列的其中一种切换状态；

图2B为电荷再分配式连续逼近式ADC的电容阵列的其中一种切换状态；

图2C为电荷再分配式连续逼近式ADC的电容阵列的其中一种切换状态；

图3为DNL与数字输出码的一关系图；

图4显示误差量对ADC判断位值时所造成的影响；

图5A为DNL与数字输出码的另一关系图；

图5B为图5A的局部放大图；

图6A为电荷再分配式连续逼近式ADC的电容阵列的其中一种切换状态；

图6B为电荷再分配式连续逼近式ADC的电容阵列的其中一种切换状态；

图7为本发明的连续逼近式ADC的测试电路与连续逼近式ADC的连接关系图；

图8为本发明的连续逼近式ADC的测试电路的一实施例的功能方块图；以及

图9为本发明连续逼近式ADC的测试方法的其中一实施例的流程图。

具体实施方式

以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。

本发明的公开内容包含连续逼近式ADC的测试方法及测试电路，其中，测试方法可以是硬件及/或软件及/或韧体的形式，并且可藉由本发明的测试电路或其等效装置来执行。

图1的DAC 110内部的电容阵列如图2A所示，其中输入信号Vi为差动信号，以差动信号对Vip及Vin表示，各个电容藉由开关SW耦接参考电压Vref或接地，各个开关SW的开关状态由控制信号Csw控制。图2A为5位的连续逼近式ADC的比较电路，以下以此电路为例，说明本发明的测试原理。假设参考电压Vref为0.5V，并且输入信号Vi经过转换后的理想数字值为10000(B1～B5，B1为MSB，B5为LSB)，则连续逼近式ADC的5个操作周期可以归纳为下表1(电容1C、2C、4C、8C仅用以代表各电容的电容值的比例，非用以代表绝对的电容值)：

表1：

因为连续逼近式ADC为5位，所以总共需要5个操作周期，每个操作周期包含DAC切换阶段与比较阶段。在第1次操作的DAC切换阶段中，所有电容的一端耦接差动信号Vi，另一端耦接参考信号Vref(如图2A所示)；在之后操作的DAC切换阶段中，电容的一端只耦接比较器105而不耦接差动信号Vi，另一端依据先前的比较阶段所得的结果，而耦接至参考信号Vref或接地。DAC切换阶段结束后，此时电容上的电荷量可反应差动信号的电压信息。在比较阶段中，比较器105比较其正负端输入信号的大小，并且连续逼近暂存器120依据比较结果决定对应该次操作周期的位值。不幸的是，在DAC切换阶段中，参考电压产生单元140可能受DAC110的影响(例如对参考电压产生单元140汲取电流，使得140无法在比较阶段之前回复到原本的电压)，而造成参考信号Vref的电压值下降。如果参考信号Vref未能在比较阶段之前回复到应有的电压值，则比较阶段会以有误差的电压值进行比较，使得该次的比较结果产生错误，进而连带影响之后所有的位值(因为DAC切换阶段的电荷再分配与先前已决定的位值有关)。

承上例，假设在第4次操作的比较阶段(已完成电容8C、4C及2C的切换，如图2B所示)参考信号Vref未能回复到0.5V(假设只回复到0.49V)，则此10mV的电压差在比较器105的正端所造成的误差约为：

在负端所造成的误差约为：

则对比较器105所造成的总误差量为：

然而，在不同的例子中，假设输入信号Vi经过转换后的理想数字值为11110，而且同样假设在第4次操作的比较阶段(已完成电容8C、4C及2C的切换，如图2C所示)参考信号Vref出现同样10mV的误差，则此时总误差量为：

由此可见，虽然参考信号Vref同样是在切换完电容2C后来不及回复到应有的电压值，但却对比较器105造成不同的误差量。实际上此误差量与输入信号Vi有关，当输入信号Vi的值愈接近ADC的全摆幅(full swing)(例如输入信号Vi的数字值接近11111或00000)，则误差量愈大。上述的分析可以解释为何在DNL与码(code)的关系图(如图3所示，此例的ADC为12位)中，左右两侧(对应全摆幅)会有较大的DNL，而且此图为第4个操作周期(决定B1～B12中的B4位，B1为MSB，B12为LSB)，所以较大的DNL出现在码为256的奇数倍附近，即256、768、1280、…、3328、3840等。

上述的误差量会造成ADC的输出发生错误，图4显示误差量对ADC判断位值时所造成的影响。图4表示5位ADC的第4次操作(决定B4)具有误差量e，造成A区的模拟信号由18(对应数字值10010)左侧位移至18右侧，使得B4被误判为1，连带使得之后的位值判断皆使用错误的比较基准(意即误将原本落于16-18之间的A区模拟信号与18-20之间的准位做比较)，使得B4以下(本例只有B5)的位信息全部消失，造成遗漏码(missing code)的现象产生。此现象使得原本无论是奇数值(LSB＝1)或偶数值(LSB＝0)的模拟信号皆会被决定为偶数值。以上的讨论系针对B1＝1的情形(亦即对应图3的DNL与码的关系图的右半部，亦即输出码大于最大输出码数值的一半(2048)的部分)，同理可证，当B1＝0并且假设输入信号Vi经过转换后的理想数字值为01111，第4次操作时10mV的电压差在比较器105的正端所造成的误差约为：

对应上述式(2)的误差变为：

则对比较器105所造成的总误差量为：

也就是说，在图3的DNL与码的关系图的左半部(亦即输出码小于最大输出码数值的一半(2048)的部分)，参考信号Vref的误差会造成模拟信号往左偏移，使得原本无论是奇数值或偶数值的模拟信号皆会被决定为奇数值。

由以上的分析可知，当参考信号Vref不理想时，会造成ADC(位数为B)的输出值大于2^B-1的部分偶数偏多，或是输出值小于2^B-1的部分奇数偏多。基于此特征对ADC进行测试时，所需的数据量相较于已知的方法大幅降低，举例来说，12位的ADC只需大约1000笔数据量即可完成测试(因为只需比较奇数或偶数的多寡)，所以本发明的测试方法大幅提高连续逼近式ADC的测试效率。

图5A为另一张DNL与码的关系图，其强调两处遗漏码MC1及MC2的数量关系，图5B为图5A的局部放大图。可以明显看出，当参考信号Vref不理想，愈接近全摆幅的信号会遭遇愈多遗漏码。量测图5B的检测结果，可以得到MC1:MC2≈1:1.375；而从理论值来看，请参阅图6A(同样的，电容1C、0.5C、0.25C、0.125C、…仅用以代表各电容的电容值的比例)，其系对应遗漏码MC1的电容切换状态，此情况下的总误差量为(X为参考信号Vref的误差值)：

另一方面，遗漏码MC2的电容切换状态如图6B所示，此情况下的总误差量为：

就理论值而言，MC1:MC2＝5:7＝1:1.4，与实测值相当接近，亦即本发明测试机制的理论可获得证实。

除了不理想的参考信号Vref会造成遗漏码，开关SW本身过大的电阻也会带来同样的负面影响，实际量测发现，开关SW所造成的影响与参考信号Vref所造成的影响有大致相同的趋势。虽然DNL与码的关系图在开关SW的电阻值过大的情形以及在参考信号Vref过低的情形有不同的分布，但是当开关SW的电阻值过大时，数字输出码依然有相同的趋势，意即数值较大的输出码(大于最大输出码数值的一半)出现偶数的机率较高，数值较小的输出码(小于最大输出码数值的一半)出现奇数的机率较高。

基于以上的分析，本发明提出一种测试电路与测试机制，用来测试连续逼近式ADC是否正常工作。如图7所示，测试电路700耦接连续逼近暂存器120，藉由分析数字输出码Dn来判断连续逼近式ADC是否需要调整，图8为图7的测试电路的细部功能方块图，测试电路700包含计数单元710及处理单元720。请一并参考图9，其系本发明连续逼近式模拟数字转换器的测试方法的其中一实施例的流程图，由测试电路700执行。测试电路700接收连续逼近式ADC的数字输出码Dn后(步骤S910)，由计数单元710统计该些数字输出码的奇数值个数及偶数值个数(步骤S920)，然后处理单元720再依据奇数值个数及偶数值个数判断连续逼近式ADC是否有误差产生(步骤S930)。更详细地说，处理单元720将数字输出码Dn以ADC的最大输出码数值的一半为基准，分为两个群组，并且对至少一群组判断该群组内数字输出码Dn的偶数与奇数的比例。举例来说，假设ADC为12位，则最大输出码数值的一半为2¹¹＝2048，输出码大于2048者为第一群组(对应图3或图5A的右半部)，其余为第二群组(对应图3或图5A的左半部)。接下来对至少一群组判断该群组内数字输出码Dn的偶数值个数与奇数值个数的比例。对数字输出码Dn数值较大的群组而言，当偶数值个数明显大于奇数值个数(例如偶数值个数与奇数值个数的比值大于一预设值)，或是对数字输出码Dn数值较小的群组而言，当奇数值个数明显大于偶数值个数(例如奇数值个数与偶数值个数的比值大于一预设值)，则表示很可能有参考电压产生单元140驱动能力不足的情形发生。因为此步骤是依据偶数与奇数的比例做判断，所以测试电路700所需的数据量不必太多，可以大幅提高连续逼近式ADC的测试效率。

当处理单元720判断上述的比值大于该预设值时(代表有误差产生)，处理单元720可以发出控制信号Ctrl令参考电压产生单元140增加驱动能力，或是增加DAC 110被允许的稳定时间(settling time)，以使得参考电压产生单元140的输出有足够的时间回复到应有的电压值(步骤S940)；或是处理单元720可以依据偶数值(或奇数值)较密集的位置(亦即遗失码较多的位置)所对应的数字输出码，判断ADC的误差是发生在ADC的哪一个操作周期(步骤S950)。例如ADC为B位，若在第N次操作周期有误差产生，则数字输出码Dn在2^B-N的奇数倍附近会有较密集的偶数值(或奇数值)个数。当连续逼近式ADC为电荷再分配式的连续逼近式ADC时，接下来处理单元720可以发出控制信号Ctrl令DAC>

请注意，本发明的测试方法中，步骤S930结束后，可选择执行步骤S940或是步骤S950及步骤S960；也可以步骤S940～S960全部执行，以进一步提升ADC的准确度。或是在步骤S910取得ADC的数字输出码的后，直接进入步骤S950判断ADC发生错误的操作周期。再者，以AWCA方法进行ADC的校正可以避免直接增加参考电压产生单元140的驱动能力而造成额外的耗电，因为ADC的错误只发生在某个DAC切换阶段，增加参考电压产生单元140的驱动能力虽然可以解决该DAC切换阶段的错误，但却增加ADC的整体耗电。

请注意，在不同的实施例中，测试电路710可以整合于控制电路130中。再者，以上的说明虽以差动信号为例，但本发明亦适用于非差动信号。由于本技术领域普通技术人员可藉由图7至图8的装置发明的公开内容来了解图9的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图标中，组件的形状、尺寸、比例以及步骤的顺序等仅为示意，系供本技术领域普通技术人员了解本发明之用，非用以限制本发明。再者，前面公开的实施例虽以电荷再分配式的连续逼近式ADC为例，然此并非对本发明的限制，本技术领域人员可依本发明的公开适当地将本发明应用于其它类型的连续逼近式ADC。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求书所界定的为准。

符号说明

105 比较器

110 数字模拟转换器

120 连续逼近暂存器

130 控制电路

140 参考电压产生单元

700 测试电路

710 计数单元

720 处理单元

S910～S960 步骤。