数字电路设计的时序分析方法及其系统

摘要

本发明提供一种数字电路设计的时序分析方法及其系统。时序分析方法包括下列步骤。获得集成电路设计，其中此集成电路设计运作于多个工作模式。针对集成电路设计的这些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分。将这些工作模式对应的这些提取时序模型整合为非芯片变异时序模型以及芯片变异时序模型，其中在产生非芯片变异时序模型时不考虑这些工作模式的芯片变异部分。以及，依据非芯片变异时序模型以及芯片变异时序模型来分析集成电路设计的时序验证。本发明可以大幅减少后端布线工具所读入的时序模型数量，增加布线工具在进行静态时序分析的效率及准确性。

说明书

技术领域

本发明是有关于一种数字集成电路(Integrated circuit，简称IC)设计的分析及模拟技术，且特别是有关于一种数字电路设计的时序分析(timinganalysis)方法及其系统。

背景技术

为了简化数字电路的设计复杂度，使用者可使用数字电路设计程序及其中内建的程序库(library)模块(model)来设计所需的电路，并将其数字电路设计进行电路的功能验证，藉以判断数字电路设计是否能够顺利达到使用者的功能需求。由于电路结构的实现需要考虑相当多的电子电路及电磁特性，例如考量到电路中各个元件的摆放位置、线路长度对于信号、时序以及电力传递的影响等，因此数字电路会通过布线(Auto-Place-Route，简称APR)工具来进行后续电路相关的实现与验证。

为了针对每个数字电路设计进行时序分析，会在门层级(gate-level)中对每个数字电路设计依照其电路结构以及变化性(variation)以信号模拟的方式来获得关于延迟(delay)及时序验证(timing checking)的时序参数，这些时序参数可以组成多个时序弧线(timing arc)。藉此，布线工具便可仅通过这些时序弧线来分析电路设计的时序模型，而不用得知整个电路架构及元件位置。这些特定的时序参数的集合信息被称为是提取时序模型(extractedtiming model，简称ETM)。上述变异的来源可以包括制造变异、装置疲劳、环境变异、锁相回路变异等。然而，无论变异的分类为何，这些变异的来源显然会使数字电路设计的分析及模拟更为困难，因此必须在时序分析期间将这些变异多加精确考虑。

以往提取时序模型(ETM)的产生流程是将每个电路设计(例如，单个知识产权设计(IP design)元件)中的每个工作模式都分别产生不同的ETM，并对每个ETM依照其芯片变异进行增补调校(derating)，使得每个电路设计可能会对应到多个ETM。由于布线工具必须在内建自我测试(built-inself-test，简称BIST)阶段或功能(function)验证阶段考虑此电路设计的时序验证是否符合使用者需求，因此必须将每个工作模式下的ETM提供给布线工具以作为参考。然而，目前所知的布线工具都无法读入单个电路设计中完整的所有ETM，并且仅能通过第一个读取到的ETM作为此电路设计的参考，而无法考虑到在其他ETM中的时序数据。换句话说，目前的布线工具无法完全分析单个电路设计中所有ETM的时序数据。

因此，如何有效地让布线工具能顺利地依照单个电路设计在不同工作模式中所对应的多个ETM来进行电路分析，便是数字电路设计技术中一直存在的问题。

发明内容

本发明提供一种数字电路设计的时序分析方法及系统，通过整合单个电路设计中多个工作模式所对应的多个提取时序模型，以大幅减少后端布线工具所读入的时序模型数量，增加布线工具在进行静态时序分析的效率及准确性。

本发明提出一种数字电路设计的时序分析方法，其包括下列步骤：获得集成电路设计，其中此集成电路设计运作于多个工作模式；针对此集成电路设计的这些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分；将这些工作模式对应的这些提取时序模型整合为非芯片变异时序模型以及芯片变异时序模型，其中在产生此非芯片变异时序模型时不考虑这些工作模式的芯片变异部分；以及，依据此非芯片变异时序模型以及此芯片变异时序模型来模拟此集成电路设计的时序验证。

在本发明的一实施例中，上述的非芯片变异部分包括逻辑门延迟分析信息组(logic gate delay analysis information set)以及时序弧线检验信息组(timing arc verification information set)。上述的芯片变异部分包括芯片设定调校信息(chip setup derating information)以及芯片保持调校信息(chip holdderating information)。所述逻辑门延迟分析信息组包括至少一个组合电路元件延迟信息(combinational cell delay message)、至少一个顺序电路元件延迟信息(sequential cell delay message)以及时脉频宽信息(pulse width message)。逻辑门延迟分析信息组及时序弧线检验信息组不包括有关于芯片变异的信号设定边界因子(signal setup margin factor)以及信号保持边界因子(signal holdmargin factor)。

在本发明的一实施例中，上述的芯片设定调校信息包括一芯片设定边界信息(chip setup margin message)以考量芯片变异。芯片保持调校信息包括一芯片保持边界信息(chip hold margin message)以考量芯片变异。芯片设定边界信息与芯片保持边界信息可分别使用不同的芯片变异调校因子(on-chipvariation derating factors)来进行芯片变异的增补调校。

在本发明的一实施例中，分别产生这些提取时序模型可包括下列步骤：在产生所述非芯片变异时序模型时，不考虑所述芯片设定调校信息以及所述芯片保持调校信息。

在本发明的一实施例中，分别产生该些提取时序模型可包括下列步骤：采用全域芯片变异增补调校技术(global on-chip variation supplement deratingtechnique)以产生所述提取时序模型。

在本发明的一实施例中，模拟所述集成电路设计的时序验证可包括下列步骤：将所述非芯片变异时序模型以及所述芯片变异时序模型汇入布线工具以进行静态时序分析流程(static timing analysis)。

在本发明的一实施例中，模拟所述集成电路设计的时序验证还可包括下列步骤：将关于芯片变异的信号设定边界因子以及信号保持边界因子汇入所述布线工具以进行静态时序分析流程。

在本发明的一实施例中，上述的所有提取时序模型都采用相同的程序库(library corner)来产生。

从另一角度来看，本发明提出一种数字电路设计的时序分析系统，其适用于电脑装置。此时序分析系统包括传输模块、时序提取模块、时序模型整合模块以及时序分析模块。传输模块用以接收集成电路设计，其中所述集成电路设计运作于多个工作模式。时序提取模块用以针对所述集成电路设计的这些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分。时序模型整合模块用以将这些工作模式对应的这些提取时序模型整合为一非芯片变异时序模型以及一芯片变异时序模型，其中在产生此非芯片变异时序模型时不考虑这些工作模式的芯片变异部分。时序分析模块依据此非芯片变异时序模型以及此芯片变异时序模型来模拟此集成电路设计的时序验证。

本数字电路设计的时序分析系统的其余实施细节请参照上述说明，在此不加赘述。

从另一角度来看，本发明提出一种电脑可读取储存媒体，用以储存电脑程序，此电脑程序用以载入至电脑系统中并且使得电脑系统执行如上述的数字电路设计的时序分析方法。

基于上述，本发明实施例将单个数字电路设计中多个工作模式所对应的多个提取时序模型(ETM)进行整合以形成两个特殊的提取时序模型(也即，非芯片变异时序模型(NOCV ETM)以及芯片变异时序模型(OCV ETM))，并将这两个提取时序模型汇入布线工具以进行后续的静态时序分析。特别的是，此NOCV ETM虽有考虑芯片信号的设定信息，但并不考虑有关于芯片变异的边界变异因子，使得此数字电路设计中每个工作模式的时序弧线(timingarc)能通过NOCV ETM以及OCV ETM即可完整呈现在布线工具的静态时序分析中。换句话说，本案发明实施例可大幅减少后端布线工具所读入的时序模型数量，并增加布线工具在进行静态时序分析的效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是一种具备不同工作模式的数字电路设计以及相应ETM的示意图；

图2是本发明实施例所述的一种具备不同工作模式的数字电路设计以及相应ETM的示意图；

图3是本发明实施例所述的数字电路设计的时序分析系统的方块图；

图4是本发明实施例所述的数字电路设计的时序分析方法的流程图；

图5是本发明实施例所述的提取时序模型中各个信息组的示意图。

FUNC：功能模式；

BIST：自我测试模式；

NOCV1、NOCV2：非芯片变异时序模型；

OCV1、OCV2：芯片变异时序模型；

ETM、ETM1、ETM2：提取时序模型；

210：非芯片变异时序模型(NOCV ETM)；

220：芯片变异时序模型(OCV ETM)；

300：时序分析系统；

310：传输模块；

320：时序提取模块；

330：时序模型整合模块；

340：时序分析模块；

S410～S440：步骤；

510：非芯片变异部分；

520：芯片变异部分；

512：逻辑门延迟分析信息组；

514：时序弧线检验信息组；

522：芯片设定调校信息；

524：芯片保持调校信息。

具体实施方式

提取时序模型(Extracted timing model，简称ETM)是从芯片的门层级(gate-level)电路图(netlist)所产生的时序模型及自主文件(liberty file)。ETM具备与芯片的电路图相同的时序行为，而ETM的数据大小远小于电路图的数据大小，且ETM可被用来代替阶层式(hierarchical)时序分析中的电路图。ETM的弧线延迟(arc delay)在ETM中具备各种弧线类型，且此些弧线延迟随着电路图的输入转换(input transition)及输出负载(output load)而变化。ETM是利用STA分析工具依据区块(block)的电路图、第三方程序库(third(3^rd)party>

由于以往在产生数字电路设计的ETM时，必须考量非芯片变异及芯片变异。针对芯片变异，设定与保持调校因子可以是不同的。因此每个工作模式会有至少三个ETM：非芯片变异ETM、芯片变异设定ETM以及芯片变异保持ETM。当工作模式增加，会产生更多的ETM。在布线工具读入所有ETM时，布线工具无法完整地分析在单个电路设计中所有ETM的时序数据。

另一方面，目前的数字电路大部分都会因设计需求而具备多种工作模式。例如，图1是一种具备不同工作模式的数字电路设计以及相应ETM的示意图。数字电路通常会具备正常运作的功能模式FUNC以及在芯片测试阶段或是验证阶段所需要的自我测试模式(built-in self-test，简称BIST)。在其他实施例中，数字电路也可依照其需求而具备更多个工作模式。上述这些工作模式的数据路径因其功能的不同而互不相同，使得同一个数字电路设计在不同工作模式时的ETM大不相同。例如，第一提取时序模型ETM1是对应此数字电路的功能模式FUNC而产生，第一提取时序模型ETM1则是由第一非芯片变异部分NOCV1及第一芯片变异部分OCV1所组成；第二提取时序模型ETM2则是对应此数字电路的自我测试模式BIST而产生，第二提取时序模型ETM2则是由第二非芯片变异部分NOCV2及第二芯片变异部分OCV2所组成。在进行时序分析时，布线工具会将不同工作模式时的每个提取时序模型ETM1及ETM2视作不同的数字电路来进行分析，导致目前的布线工具无法读入单个数字电路设计在不同工作模式下全部、完整的ETM。值得提及的是，此数字电路的功能模式FUNC以及自我测试模式仅为本发明实施例的范例。在本发明另一实施例中，ETM可通过此数字电路的扫描模式、联合测试工作群组(Joint Test Action Group，简称JTAG)模式和/或IP模式而产生。

本发明实施例便将单个数字电路设计中多个工作模式所对应的多个提取时序模型(ETM)进行整合以形成两个特殊的提取时序模型(也即，非芯片变异时序模型(NOCV ETM)210以及芯片变异时序模型(OCV ETM)220)，并将这两个提取时序模型汇入布线工具以进行后续的静态时序分析。图2是本发明实施例所述的一种具备不同工作模式的数字电路设计以及相应ETM的示意图。图1与图2实施例的不同之处在于，本发明实施例会将第一非芯片变异部分NOCV1以及第二非芯片变异部分NOCV2进行整合以形成特殊的非芯片变异时序模型NOCV ETM 210；第一芯片变异部分OCV1以及第二芯片变异部分OCV2进行整合以形成特殊的芯片变异时序模型OCV ETM 220。值得提及的是，此NOCV ETM 210虽有考虑芯片信号的设定信息，但并不考虑有关于芯片变异的边界变异因子。如此一来，此数字电路设计中每个工作模式的时序弧线(timing arc)便能通过这两个NOCV ETM 210以及OCV ETM220而完整呈现在布线工具的静态时序分析中。另一方面，有关于芯片变异的边界变异因子则可另外让布线工具读入，以进行更为详细且完整的静态时序分析流程。藉此，便可减少具备多个工作模式的数字电路设计的ETM数量，也可简化静态时序分析流程的操作。以下将详细说明符合上述揭示的相应实施例。

图3是本发明实施例所述的数字电路设计的时序分析系统300的方块图。图4是本发明实施例所述的数字电路设计的时序分析方法的流程图。本发明实施例所述的数字电路设计的时序分析方法及其系统主要适用于电脑装置中。换句话说，数字电路设计的时序分析技术是通过电脑装置的核心处理器、存储器以及相关硬件来实现。在本实施例中，时序分析系统300可包括传输模块310、时序提取模块320、时序模型整合模块330以及时序分析模块340。上述这些模块310～340可以通过由指令组成的软件来实现，也可以通过一或多个固件或硬件处理器来相互架构而成。

请同时参照图3及图4，在步骤S410中，传输模块310用以接收一集成电路设计。此集成电路设计可运作于多个工作模式。在本实施例中，此集成电路设计可以是用以描述各个逻辑门摆设位置的电路图(net-list)文件。此集成电路设计也可以是电路或是由第三方知识产权(IP)元件的电路元件所组成。在步骤S420中，时序提取模块320可针对此集成电路设计的所有工作模式分别产生多个提取时序模型。换句话说，时序提取模块320将会针对此集成电路设计的各个工作模式来分别产生对应的提取时序模型ETM。当集成电路设计的工作模式的数量越多的时候，提取时序模型ETM的相应数量也会增加。在本实施例中，这些ETM都采用相同的程序库(library corner)来产生。

在此详加说明提取时序模型ETM以及其中的各个信息组，应用本实施例者应可从下述描述中得知提取时序模型ETM的定义以及信息组的分类，但本发明实施例并不仅受限于此。图5是本发明实施例所述的提取时序模型ETM中各个信息组的示意图。在本实施例中，每个提取时序模型ETM都包括非芯片变异部分510以及芯片变异部分520。非芯片变异部分510包括逻辑门延迟分析信息组512、时序弧线检验信息组514以及最小周期限制(minimumperiod(MP)constraints)。逻辑门延迟分析信息组512中的这些信息主要是基于逻辑门的门延迟而产生的信息，这些信息例如包括至少一个组合电路元件(combinational cell)延迟信息、至少一个顺序电路元件(sequential cell)延迟信息以及一时脉频宽(pulse_width)信息。至少一个组合电路元件延迟信息例如是用来描述组合电路的最大组合电路元件延迟(max_comb_delay)信息以及最小组合电路元件延迟(min_comb_delay)信息。至少一个顺序电路元件延迟信息例如是用来描述顺序电路的最大顺序电路元件延迟(max_seg_delay)信息以及最小顺序电路元件延迟(min_seg_delay)信息。详细来说，max_comb_delay是电路图中从组合电路的输入端口到组合电路的输出端口的最大延迟弧线信息，min_comb_delay是电路图中从组合电路的输入端口到组合电路的输出端口的最小延迟弧线信息。max_seg_delay是电路图中从顺序电路的时脉脚位到输出端口的最大延迟弧线信息，min_seg_delay是从顺序电路的时脉脚位到输出端口的最小延迟弧线信息。最小周期限制也是为了提取时序模型ETM的时脉脚位而定义。

时序弧线检验信息组514中的信息包括设定弧线信息setup1、恢复弧线信息recovery1、保持弧线信息hold1、移除弧线信息removal1、时脉门控设定弧线信息clock_gating_setup1以及时脉门控保持弧线信息clock_gating_hold1。设定弧线信息setup1、恢复弧线信息recovery1、保持弧线信息hold1、移除弧线信息removal1、时脉门控设定弧线信息clock_gating_setup1以及时脉门控保持弧线信息clock_gating_hold1是为了电路图中连接于顺序电路的主要输入端口与顺序电路的时脉脚位之间的时序验证而定义的。这些非芯片变异部分510中的信息并非由芯片变异所造成，而可能是由于其电路结构本身的逻辑门所造成。

芯片变异部分520中的信息的产生则是由于在半导体制程上的漂移而会对于部分信息有所影响。例如，芯片变异部分520包括芯片设定调校信息522以及芯片保持调校信息524。芯片设定调校信息522中的信息至少包括设定弧线信息setup2、恢复弧线信息recovery2、时脉门控设定弧线信息clock_gating_setup2。设定弧线信息setup2、恢复弧线信息recovery2以及时脉门控设定弧线信息clock_gating_setup2是为了电路图中连接于顺序电路的主要输入端口与顺序电路的时脉脚位之间的时序验证而定义的。芯片保持调校信息524中的信息则至少包括保持弧线信息hold2、移除弧线信息removal2以及时脉门控保持弧线信息clock_gating_hold2。保持弧线信息hold2、移除弧线信息removal2以及时脉门控保持弧线信息clock_gating_hold2是为了电路图中连接于顺序电路的主要输入端口与顺序电路的时脉脚位之间的时序验证而定义的。

然而，本发明实施例为了使这些不同工作模式下的ETM能够易于相互整合，因此本发明实施例的逻辑门延迟分析信息组512及时序弧线检验信息组514可以不包括有关于芯片变异的信号设定边界因子以及信号保持边界因子。相对地，本实施例的芯片设定调校信息522则可包括上述的芯片设定边界信息以考量芯片变异，且芯片保持调校信息524也可包括上述芯片保持边界信息以考量芯片变异。上述的芯片设定调校信息522与芯片保持调校信息524可以分别使用不同的芯片变异调校因子(on-chip variation derating factor)来进行芯片变异的增补调校(derating)。

请继续参考图4并配合图5，在步骤S430中，图3的时序模型整合模块330可将此数字电路设计中多个工作模式对应的这些提取时序模型ETM及其中的信息组来整合为非芯片变异时序模型NOCV ETM 210以及芯片变异时序模型OCV ETM 220。特别提及的是，时序模型整合模块330在产生NOCVETM 210时是不考虑这些工作模式的芯片变异部分520。换句话说，NOCVETM 210的产生主要考虑非芯片变异部分510的逻辑门延迟分析信息组512以及时序弧线检验信息组514，但不考虑芯片设定调校信息522、芯片保持调校信息组524、因芯片变异而产生的信号设定边界因子以及信号保持边界因子。

特别说明的是，在本实施例中，时序提取模块320以及时序模型整合模块330可以使用全域型芯片变异增补调校技术来产生或整合这些ETM，而不是在静态时序分析时才整合这些ETM。

在步骤S440中，图3的时序分析模块340依据NOCV ETM 210以及OCVETM 220来模拟此集成电路设计的时序验证。详细来说，时序分析模块340可以将NOCV ETM 210以及OCV ETM 220汇入布线工具(ARP tool)以进行静态时序分析流程。

为了使静态时序分析流程能够更为完整，本实施例可将关于芯片变异的边界变异因子(也即，门延迟边界因子、信号设定边界因子以及信号保持边界因子)汇入布线工具，以在进行静态时序分析流程时能够考量到这些因子。

综上所述，本发明实施例将单个数字电路设计中多个工作模式所对应的多个提取时序模型(ETM)进行整合以形成两个特殊的提取时序模型(也即，非芯片变异时序模型(NOCV ETM)以及芯片变异时序模型(OCV ETM))，并将这两个提取时序模型汇入布线工具以进行后续的静态时序分析。特别的是，此NOCV ETM虽有考虑芯片信号的设定信息，但并不考虑有关于芯片变异的边界变异因子，使得此数字电路设计中每个工作模式的时序弧线(timingarc)能通过NOCV ETM以及OCV ETM即可完整呈现在布线工具的静态时序分析中。换句话说，本案发明实施例可大幅减少后端布线工具所读入的时序模型数量，并增加布线工具在进行静态时序分析的效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。