逐步逼近式模拟数字转换器及其控制方法

摘要

本发明提供了一种逐步逼近式模拟数字转换器及其控制方法，所述逐步逼近式模拟数字转换器包括两个电容阵列、两组开关、一个参考电压缓冲器以及一个比较器，每组开关包括采样开关阵列、参考电压开关阵列及对地开关阵列，每个电容阵列的上极板与比较器的一个输入端连接，每个电容阵列的下极板与一组采样开关阵列连接，且比较器的两个输入端选择性与参考电压缓冲器连接，两组对地开关阵列均接地，两组参考电压开关阵列均与参考电压缓冲器连接。本发明的逐步逼近式模拟数字转换器采用下极板采样方式，使得与比较器的输入端连接的电容阵列度寄生电容和电荷注入不敏感，提高了结果的精度；结构中仅用一个参考电压缓冲器，降低了成品的功耗及面积。

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种逐步逼近式模拟数字转换器及其控制方法。

背景技术

近年来在集成电路设计上的趋势，对于更低功耗、更高表现、以及更少的成本有愈来愈严苛的要求，而在模拟前端电路的设计当中，一个有效率的模拟数字转换器(analog-to-digital converter，简称ADC)能使系统整体表现大大地提升，ADC负责将接收的模拟信号转换为数字信号，并提供给后端的数字信号处理单元来运作，因此其动态范围、分辨率、精确度、线性度、取样速度、功耗、输入级特性等等，都成为影响系统整体表现的重要环节，也成为评估转换器本身表现的重要参数。

现有的ADC的架构种类繁多，例如导管线模拟数字转换器(pipeline analog-to-digital converter，简称pipeline ADC)及逐步逼近式模拟数字转换器(successive approximation register analog-to-digital converter，简称SAR-ADC)等皆为现有技术领域中常用的架构。其中，在同样的规格需求下，SAR-ADC相较于pipeline ADC可具有较低功耗以及较小芯片面积的优势，也因此，对于SAR-ADC架构的技术开发，也逐渐为业界所重视。

在现有的SAR-ADC的架构下，其一般会包含有数字模拟转换器(digital-to-analog converter，简称DAC)、比较器以及SAR逻辑控制电路等部分。具体而言，在传统SAR-ADC的模拟数字转换操作过程中，DAC一般会先以一个参考电压作为基准对模拟输入信号进行取样保持(sample-and-hold)，其后SAR逻辑控制电路会以二元搜寻算法(binary search algorithm)来控制DAC的数字模拟转换，以令DAC产生对应的比较信号，其中所述比较信号关联于对应不同逻辑状态的模拟电压与模拟输入信号的电压差值。接着，比较器会以所述参考电压作为基准来与所述比较信号进行比较，从而令SAR逻辑控制电路基于比较器的比较结果而逐一决定数字输出信号每一位的逻辑状态。

目前，SAR ADC主要设计为反向合并开关(Inverted merged capacitor switching，IMCS)和单调开关(Monotonic switching，MS)这两种结构。请参考图1，其为IMCS结构的10位的SAR ADC的结构示意图，由图1可知，IMCS结构的SAR ADC使用下极板采样技术，所以它对DAC输出端对寄生电容和输入采样开关的电荷注入不敏感；请参考图2，其为MS结构的10位的SAR ADC的结构示意图，由图2可知，MS结构是使用上极板采样技术，所以它对DAC输出端的寄生电容和输入采样开关的电荷注入极为敏感。其次，IMCS结构需要参考电压缓冲器(Vrefp buffer)和共模参考电压缓冲器(VCM buffer)两个电压缓冲器以及两组开关，每组开关中包括顺次连接的一采样开关阵列、一参考电压开关阵列、一共模参考电压开关阵列及一对地开关阵列，所述对地开关阵列接地，所述参考电压开关阵列与所述参考电压缓冲器连接，所述共模参考电压开关阵列与所述共模参考电压缓冲器连接；而MS结构只需要一个参考电压缓冲器以及两组开关，每组开关中包括顺次连接的一采样开关阵列、一参考电压开关阵列及一对地开关阵列，所述对地开关阵列接地，所述参考电压开关阵列与所述参考电压缓冲器连接，IMCS结构比MS结构复杂且功耗高。因此，SAR ADC要想得到高的精度，IMCS结构是首选，而要降低功耗和复杂度，则要选择MS结构。

针对上述问题，本领域技术人员一直在寻找和设计可同时满足高精度和低功耗需求的SAR ADC。

发明内容

本发明的目的在于提供一种逐步逼近式模拟数字转换器，以解决现有逐步逼近式模拟数字转换器的结构无法同时满足高精度和低功耗的问题。

为解决上述技术问题，本发明提供一种逐步逼近式模拟数字转换器，所述逐步逼近式模拟数字转换器包括：

两个电容阵列、两组开关、一个参考电压缓冲器以及一个比较器，每组开关包括依次连接的采样开关阵列、参考电压开关阵列及对地开关阵列，其中，每个电容阵列的上极板与所述比较器的一个输入端连接，每个电容阵列的下极板与一组采样开关阵列连接，且所述比较器的两个输入端选择性与所述参考电压缓冲器连接，两组对地开关阵列均接地，两组参考电压开关阵列均与所述参考电压缓冲器连接。

可选的，在所述的逐步逼近式模拟数字转换器中，每个电容阵列的下极板与一组采样开关阵列连接时，所述电容阵列中的每个电容的下极板与所述采样开关阵列中的一个采样开关连接，且所述电容阵列中各个电容所连接的采样开关不同。

可选的，在所述的逐步逼近式模拟数字转换器中，所述电容阵列为分段式二进制权重电容阵列。

可选的，在所述的逐步逼近式模拟数字转换器中，还包括一SAR逻辑控制电路，所述SAR逻辑控制电路与所述比较器的输出端连接。

可选的，在所述的逐步逼近式模拟数字转换器中，其中一个电容阵列的上极板与所述比较器的正输入端连接，另一个电容阵列的上极板与所述比较器的负输入端连接。

本发明还提供一种逐步逼近式模拟数字转换器的控制方法，所述逐步逼近式模拟数字转换器的控制方法包括：

采样阶段，将两个电容阵列的上极板接通参考电压缓冲器，一个电容阵列的下极板接入输入信号，另一个电容阵列的下极板接入另一输入信号，以对两个输入信号进行采样；以及

逐次逼近阶段，将两个电容阵列的上极板与参考电压缓冲器断开，并使电容阵列的下极板接通参考电压缓冲器，以使所述比较器的两输入端的电荷重新分配，根据所述比较器的输出结果完成逐次逼近过程。

可选的，在所述的逐步逼近式模拟数字转换器的控制方法中，若所述比较器的输出为高，则与所述比较器的正输入端连接的电容阵列中预定位置的电容的下极板仍接通参考电压缓冲器，与所述比较器的负输入端连接的电容阵列中相同位置的电容的下极板接地；

若所述比较器的输出为低，则与所述比较器的负输入端连接的电容阵列中预定位置的电容的下极板仍接通参考电压缓冲器，与所述比较器的正输入端连接的电容阵列中相同位置的电容的下极板接地。

可选的，在所述的逐步逼近式模拟数字转换器的控制方法中，所述逐步逼近式模拟数字转换器还包括一SAR逻辑控制电路，与所述比较器的输出端连接，利用SAR逻辑控制电路基于比较器的输出结果而逐一决定数字输出信号每一位的逻辑状态。

可选的，在所述的逐步逼近式模拟数字转换器的控制方法中，所述电容阵列为分段式二进制权重电容阵列。

可选的，在所述的逐步逼近式模拟数字转换器的控制方法中，每个电容阵列的下极板与一组开关连接时，所述电容阵列中的每个电容的下极板与当前开关组的采样开关阵列中的一个采样开关连接，且所述电容阵列中各个电容所连接的采样开关不同。

在本发明所提供的逐步逼近式模拟数字转换器及其控制方法中，所述逐步逼近式模拟数字转换器包括两个电容阵列、两组开关、一个参考电压缓冲器以及一个比较器，每组开关包括采样开关阵列、参考电压开关阵列及对地开关阵列，每个电容阵列的上极板与比较器的一个输入端连接，每个电容阵列的下极板与一组采样开关阵列连接，且比较器的两个输入端选择性与参考电压缓冲器连接，两组对地开关阵列均接地，两组参考电压开关阵列均与参考电压缓冲器连接。本发明的逐步逼近式模拟数字转换器采用下极板采样方式，使得与比较器的输入端连接的电容阵列度寄生电容和电荷注入不敏感，提高了结果的精度；结构中仅用一个参考电压缓冲器，降低了成品的功耗及面积。

附图说明

图1是IMCS结构的10位的SAR ADC的结构示意图；

图2是MS结构的10位的SAR ADC的结构示意图；

图3是本发明一实施例的10位的逐步逼近式模拟数字转换器的结构示意图；

图4是本发明一实施例的逐步逼近式模拟数字转换器的控制方法的流程图；

图5是本发明一实施例的3位的逐步逼近式模拟数字转换器的开关切换顺序相关示意图。

图3中：

电容阵列10a、10b；参考电压缓冲器11；比较器12；采样开关阵列13a、13b；参考电压开关阵列14a、14b；对地开关阵列15a、15b；SAR逻辑控制电路16。

具体实施方式

以下结合附图和具体实施例对本发明提出的逐步逼近式模拟数字转换器及其控制方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

作为本发明的具体实施方式，非限制性的列举，以10位的逐步逼近式模拟数字转换器(SAR-ADC)为例对逐步逼近式模拟数字转换器的具体结构进行详细阐述。图3为本实施例提供的10位的逐步逼近式模拟数字转换器的结构示意图。如图3所示，所述逐步逼近式模拟数字转换器包括：两个电容阵列、两组开关、一个参考电压缓冲器11及一个比较器12。

所述两个电容阵列分别为电容阵列10a和电容阵列10b。电容阵列10a的上极板与所述比较器12的一个输入端(本实施例中为正输入端)连接，电容阵列10b的上极板与所述比较器12的另一个输入端(本实施例中为负输入端)连接，且所述比较器12的两个输入端选择性与所述参考电压缓冲器11连接。所述两个电容阵列10a、10b的下极板各自与一组开关连接。

每组开关包括依次连接的采样开关阵列、参考电压开关阵列及对地开关阵列。其中，一组采样开关阵列接入输入信号Vip，另一组采样开关阵列接入输入信号Vin；两组对地开关阵列均接地；两组参考电压开关阵列与同一参考电压缓冲器11连接以接入一参考电压缓冲信号Vrefp。

详细的，与电容阵列10a连接的一组开关包括依次连接的采样开关阵列13a、参考电压开关阵列14a及对地开关阵列15a，所述对地开关阵列15a接地，所述参考电压开关阵列14a与所述参考电压缓冲器11连接；与电容阵列10b连接的一组开关包括依次连接的采样开关阵列13b、参考电压开关阵列14b及对地开关阵列15b，所述对地开关阵列15b接地，所述参考电压开关阵列14b与所述参考电压缓冲器11连接。

如上所述，本实施例的逐步逼近式模拟数字转换器采用下极板采样方式即通过电容阵列中电容的下极板进行采样，因此与比较器12的输入端相连的电容阵列对寄生电容和电荷注入不敏感，与此同时，本实施例的逐步逼近式模拟数字转换器中只用了一个参考电压缓冲器11，从而降低了功耗且缩小了成品所需面积。此外，每组开关中包括3种开关阵列，相对IMCS结构每组开关中少一种开关阵列，结构相对简单。

请继续参考图3，两组电容阵列10a、10b中的每个电容的下极板各自连接采样开关阵列中的一个采样开关，即一个电容的下极板连接一个采样开关，二者是一一对应的关系。本实施例中，所述电容阵列为分段式二进制权重电容阵列，采用分段式二进制权重电容阵列相比采用纯二进制权重电容阵列的电容结构而言，电容阵列版图的匹配性能更好，原因在于分段式二进制电容权重阵列有两个电容阵列各自匹配，而且权重位跨度较小，利于在版图上做匹配；而纯二进制权重电容阵列最小电容到最大电容值跨度太大，因此不利于在版图上做匹配。

进一步地，所述逐步逼近式模拟数字转换器还包括一SAR逻辑控制电路16，其与所述比较器12的输出端连接，从而可以基于比较器12的比较结果而逐一决定数字输出信号每一位的逻辑状态。其中，SAR逻辑控制电路16的输出端的EOC是指SARADC转换器的每次转换完成后的使能信号，D9～D0是SARADC的10比特数据输出信号。

此外，所述逐步逼近式模拟数字转换器还包括一时钟信号产生器，在时钟clk的作用下，产生采样时钟信号sampclk及sampclka。

本实施例还提供了一种逐步逼近式模拟数字转换器的控制方法。如图3及图4所示，本实施例的逐步逼近式模拟数字转换器的控制方法包括：

采样阶段，使所述电容阵列10a、10b的上极板接通参考电压缓冲器11，电容阵列10a的下极板接入输入信号Vip，电容阵列10b的下极板接入输入信号Vin，以对所述输入信号Vip、Vin进行采样；以及

逐次逼近阶段，将电容阵列10a、10b的上极板与参考电压缓冲器11断开，并使电容阵列10a、10b的下极板接通参考电压缓冲器11，以使所述比较器12的两输入端的电荷重新分配，根据所述比较器12的输出结果完成逐次逼近过程。

其中，若所述比较器12的输出为高，则与所述比较器12的正输入端连接的电容阵列10a中预定位置的电容的下极板仍接通参考电压缓冲器11，与所述比较器12的负输入端连接的电容阵列10b中相同位置的电容的下极板接地；若所述比较器12的输出为低，则与所述比较器12的负输入端10b连接的电容阵列中预定位置的电容的下极板仍接通参考电压缓冲器11，与所述比较器12的正输入端连接的电容阵列10a中相同位置的电容的下极板接地。

进一步地，请参考图3，利用SAR逻辑控制电路16基于比较器的输出结果而逐一决定数字输出信号每一位的逻辑状态(即0或1)，本实施例中以1表示比较器的输出电压为高电位，以0表示比较器的输出电压为低电位。

为了更好的理解本发明逐步逼近式模拟数字转换器的控制方法，下面结合图5所示的3位的逐步逼近式模拟数字转换器的开关切换顺序相关示意图进行详细描述。

如图5所示，在采样阶段，输入信号Vip、Vin连接电容阵列10a、10b的下极板，参考电压缓冲器(Vrefp buffer)11连接两个电容阵列10a、10b的上极板，对输入信号Vip、Vin进行采样；

在逐次逼近阶段，第一个周期，参考电压缓冲器11从两个电容阵列10a、10b的上极板断开，两个电容阵列10a、10b的下极板连接参考电压缓冲器11(即电容阵列中所有的电容的下极板均连接参考电压缓冲器11)，比较器12的两个输入端电荷重新分配。本实施例中，如果输入信号Vip的电压值大于输入信号Vin的电压值，比较器12的输出电压为高电位，如果输入信号Vip的电压值小于输入信号Vin的电压值，则比较器12的输出电压为低电位；第二个周期，如果上一个周期比较器12的输出电压为高，则与所述比较器12的正输入端连接的电容阵列10a中的电容为2C的电容的下极板仍接通参考电压缓冲器，与所述比较器12的负输入端连接的电容阵列10b中相同位置的电容为2C的电容的下极板接地；如果上周期比较器12的输出电压为低电位，则与所述比较器12的负输入端连接的电容阵列10b中的电容为2C的电容的下极板仍接通参考电压缓冲器11，与所述比较器12的正输入端连接的电容阵列10a中相同位置的电容为2C的电容的下极板接地；以此类推，直到比较全部完成，即SAR ADC一个完整的转换周期完成。

表1是本实施例的SAR ADC与IMCS结构的SAR ADC和MS结构的SARADC的优缺点对比，具体如下：

表1

由表1对比分析可知，本发明的SARADC能结合这两种结构的优点，克服IMCS结构和MS结构存在的缺点，同时满足高精度和低功耗的需求。

综上，在本发明所提供的逐步逼近式模拟数字转换器及其控制方法，所述逐步逼近式模拟数字转换器包括两个电容阵列、两组开关、一个参考电压缓冲器以及一个比较器，每组开关包括采样开关阵列、参考电压开关阵列及对地开关阵列，每个电容阵列的上极板与比较器的一个输入端连接，每个电容阵列的下极板与一组采样开关阵列连接，且比较器的两个输入端选择性与参考电压缓冲器连接，两组对地开关阵列均接地，两组参考电压开关阵列均与参考电压缓冲器连接。本发明的逐步逼近式模拟数字转换器采用下极板采样方式，使得与比较器的输入端连接的电容阵列度寄生电容和电荷注入不敏感，提高了结果的精度；结构中仅用一个参考电压缓冲器，降低了成品的功耗及面积。由此可见，本发明的逐步逼近式模拟数字转换器可以同时满足对于高精度及低功耗的需求。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。