一种基于PXIe总线的任意波形发生器

摘要

本发明涉及信号发生器领域，具体涉及一种基于PXIe总线的任意波形发生器。本发明包括波形生成部分和波形调理部分，波形生成部分包括：FPGA和晶振，波形调理部分包括：16位DAC、运算放大器、SPI程控放大器、滤波电路、SPI程控DAC、差分运算放大器及减法器。本发明采用PXIe总线作为上位机下发波形数据的通道，在波形产生过程中，FPGA不断处理上位机下发的波形数据，从而保证高频信号质量的完善性。在波形调理过程中，根据信号的频率特点及抗噪能力的不同，分别采用了贝塞尔滤波器及椭圆滤波器，满足不同种类的信号滤波要求；针对低于50mV的幅值信号设计了小信号处理支路，保证小幅值信号不被噪声淹没；信号幅值和偏置采用内外同步调节的方式，确保信号的准确性。

说明书

技术领域

本发明涉及信号发生器领域，具体涉及一种基于PXIe总线的任意波形发生器。

背景技术

在电子系统设计过程中，波形发生器在电路硬件调试、检测等过程中不可或缺，常常需要用到波形发生器产生一种测试波形用于观察电路是否工作正常。所以，日益增长的需求对波形发生器的便携性及功能完备性提出了更高的要求。

波形发生器一般可分为台式波形发生器和模块化波形发生器。台式波形发生器功能单一，体积庞大，价格高昂。模块化波形发生器具有仪器标准，在软、硬件扩展和成本上具有一定的优势。而模块化波形发生器受限于板卡的大小，板载存储空间有限，带来的直接影响就是高频信号的质量不完善。此外，模块化波形发生器由于其底噪较大，导致的直接后果是小幅值信号叠加了更多的噪声，使其波形特性不明显。

发明内容

针对现有技术的不足，本发明提供一种基于PXIe总线的任意波形发生器。任意波形发生器包括波形生成部分和波形调理部分，波形生成部分包括：FPGA和晶振，波形调理部分包括：16位DAC、运算放大器、SPI程控放大器、滤波电路、SPI程控DAC、差分运算放大器及减法器，

波形生成部分中的FPGA首先解析上位机通过PXIe总线下发的控制命令，然后对上位机同时下发的波形数据进行处理，生成初始的数字量波形输出给波形调理部分；数字量波形首先经16位DAC进行数模转换，然后以差分形式进入运算放大器和SPI程控放大器，通过差分运算放大器将差分信号转换为单端信号，滤波电路对转换后的信号进行滤波，最后，该波形经过减法器调节信号偏置后由波形输出口输出；

波形生成的过程如下：

1).FPGA首先解析上位机通过PXIe总线下发的控制指令字，解析出来的内容包括波形通道选择、波形种类、波形频率、相位、幅度以及调制信号的调制波、载波的波形频率、幅度，FPGA根据指令控制字，然后对上位机同时下发的波形数据进行处理；

2).FPGA中的DDS IP核根据频率控制字及相位控制字产生的相位值不断寻址FPGA中的波形存储RAM，从而输出对应频率及相位的数字波形，该数字波形经过幅度 调节及偏置调节，最终输出FPGA，完成初始数字量波形的生成；

波形调理部分的过程如下：

1).FPGA输出的初始数字量波形首先经过16位DAC进行数模转换，得到模拟信号；

2).16位DAC输出的模拟信号进入运算放大器和SPI程控放大器，运算放大器用于对16位DAC输出的模拟信号进行固定增益放大，SPI程控放大器由FPGA通过SPI总线，根据上位机下发的幅值控制字对运算放大器的输出信号进行可变增益放大；

3).差分运算放大器将SPI程控放大器输出的差分信号转换为单端信号，当上位机下发的控制指令字中幅度的指令小于50mV时，FPGA控制继电器对差分运算放大器的反馈阻值进行修改，控制差分运算放大器的固定增益等于1；

4).滤波电路分为贝塞尔滤波器和椭圆滤波器，当差分运算放大器的输出波形为方波、三角波、斜波或任意波时，选择贝塞尔滤波器滤波，当输出波形为正弦波、正弦调制波、直流时，选择椭圆滤波器进行滤波；

5).SPI程控DAC由FPGA通过SPI总线进行控制，输出直流量信号，SPI程控DAC输出的直流量信号与滤波电路输出的信号共同输入减法器，从而实现波形偏置的调节。

本发明具有的优点和有益效果是：任意波形发生器采用PXIe总线作为上位机下发波形数据的通道，在波形产生过程中，FPGA能够不断处理上位机下发的波形数据，从而可以保证高频信号质量的完善性。在波形调理过程中，根据信号的频率特点及抗噪能力的不同，设计了群延时特性较好的贝塞尔滤波器及衰减特性优异的椭圆滤波器，满足不同种类的信号滤波要求；针对低于50mV的幅值信号设计了小信号处理支路，保证小幅值信号不被噪声淹没；当对波形幅度及波形偏置进行调节时，同时采用FPGA内部调节及外部调节的方式，保证信号幅值及偏置的准确性。

附图说明

图1为波形发生器板卡总体框图；

图2为波形发生器的逻辑系统框图；

图3为命令解析状态转移图；

图4为波形产生框图；

图5为DAC输出接口单元；

图6为程控放大器增益控制方法；

图7为小信号支路选择流程图；

图8为滤波器选择流程图。

具体实施方式

任意波形发生器的组成包括：FPGA、晶振、16位DAC、运算放大器、SPI程控放大器、差分运算放大器、滤波电路、SPI程控DAC及减法器。

本发明所述的FPGA作为任意波形发生器的主要芯片，用于处理上位机下发的控制指令及波形数据，并据此生成初始的数字量波形。

本发明所述的晶振用于提供FPGA工作所需的全局时钟，晶振频率50MHz。

本发明所述的16位DAC将FPGA输出的数字量波形转化为模拟量波形。

本发明所述的运算放大器用于实现波形的固定增益放大。

本发明所述的SPI程控放大器用于实现波形的可调增益的放大。

本发明所述的滤波电路用于消除DDS、DAC、放大器引入的噪声及杂散频率。

本发明所述的SPI程控DAC用于输出调节波形偏置的直流电压。

本发明所述的差分运算放大器用于将前级链路上传输的差分信号转换为单端信号进行输出，并对小幅值信号进行特殊处理。

本发明所述的减法器用于实现直流电压与波形的叠加，完成波形偏置可调的目的。

本发明工作过程主要分为两部分，即波形生成部分及波形调理部分。波形生成部分即FPGA根据上位机发送的控制指令对波形数据进行处理，产生初始化的数字量波形；波形调理部分即FPGA后级模拟电路对该数字量波形进行数模转换、放大、滤波、除偏等处理，从而最终输出所需的波形。

波形生成的详细工作过程如下：

1.波形生成主要在FPGA内部完成，FPGA首先解析上位机通过PXIe总线下发的控制指令字，解析出来的内容包括波形通道选择、波形种类、波形频率、相位、幅度以及调制信号的调制波、载波的波形频率、幅度等。根据指令控制字，FPGA对上位机同时下发的波形数据进行处理，这一过程利用了PXIe总线高速率的特点，对于×4lane的PXIe总线，其纯数据传输速率为4×2Gb＝8Gb/s。

2.波形生成依赖于FPGA提供的DDS IP核，该核根据频率控制字及相位控制字控制字产生的相位值不断寻址波形存储RAM，从而输出对应频率及相位的数字波形。该波形经过FPGA内部的乘幅度调节及偏置调节，最终输出FPGA，完成初始数字量波形 的生成。

3.为了保证幅度调节的准确性，本发明采用FPGA内部数字调节及外部模拟电路调节共同作用的方式实现对波形幅度的控制。内部数字调节根据幅度控制字，通过乘法器及除法器对波形存储RAM中的数据去直流后进行调节。

4.偏置调节同样采用FPGA内部数字调节及外部模拟电路调节共同作用的方式。内部数字调节根据偏置控制字，通过加法器及减法器对数字波形进行上偏、下偏的调节。内部数字调节对偏置的控制范围为±20％V_PP。

波形调理的详细工作过程如下：

1.FPGA输出的初始数字量波形首先经过16位DAC进行数模转换，该DAC具有16bit的分辨率，能够提供10/2¹⁶≈0.00015V的电压分辨值，同时更高的分辨率带来更高的信噪比，保证了信号质量。

2.DAC输出的信号进入增益放大电路，该电路分两部分，一是固定增益放大电路，二是可变增益放大电路，前级用于放大DAC输出的差分信号电压，并通过输出共模电压的引脚，调节输出差分信号的共模电压，后级则由FPGA通过SPI总线，根据上位机下发的幅值控制字进行程控放大，从而满足最终输出波形的幅值要求。

3.前级链路上信号均以差分形式进行传输，为了进行波形偏置调节，同时将调节后的波形进行输出，需要将差分信号转换为单端信号，本发明采用电流反馈型运放完成这一转换，同时，针对小幅值信号的特殊性，设计了小信号处理支路，FPGA通过判别输出信号的幅值，控制继电器对运放的反馈阻值进行修改，根据放大器增益计算公式：G＝R_FD/R_IN，当信号幅值大于50mV时，令R_FD＝5R_IN，此时，G＝5；当信号幅值小于50mV时，令R_FD＝R_IN，此时G＝1。

4.本发明采用了两种滤波器，并根据出入信号的判别，通过继电器进行滤波通路的选择。当输出的波形为方波、三角波、斜波、任意波时，选择贝塞尔滤波器，此类滤波器具有较好的群延时特性，可以满足频谱特性较为复杂，对延时特性要求较高的波形；当输出波形为正弦波、正弦调制波、直流时，选择椭圆滤波器，此类滤波器衰减特性优异，满足频谱单一的信号的要求。

5.程控DAC由FPGA通过SPI总线进行控制，输出的直流量信号用于进行波形的偏置调节，该直流量大小等于当前波形信号所包含的直流量，这一过程由FPGA进行判别。将程控DAC输出的直流量信号与差分转单端后的信号输入减法器，从而实现波形偏置的调节。

下面结合附图对本发明做进一步说明：

图1为本发明所设计的任意波形发生器的结构框图。波形发生器提供了两个波形独立的波形输出通道，采用FPGA作为波形生成的主要芯片。FPGA能够在接收上位机通过PXIe总线下发的控制指令及波形数据后，输出初始的数字量波形，该波形经过DAC进行数模转换，转换后的以差分形式在链路传输，经过固定增益放大、可变增益放大、差分转单端、滤波、调偏后，由SMA接口输出，完成波形发生的功能。整个过程中，波形生成是任意波形发生器的关键部分。

图2为波形发生器的逻辑系统框图，即FPGA逻辑框图。其中命令字解析用于解析从上位机得到的控制命令字，从中解析出波形通道选择、波形种类、波形频率、相位、幅度以及调制信号的相关命令控制字。根据波形通道选择控制字选通对应通道，根据波形发生参数产生用户所需的波形。通道1波形发生和通道2波形发生是完全独立的两个单元，可以独立实现双通道的波形输出，两部分对波形的控制和调节完全相同的。各通道的波形发生逻辑包括了各种非调制波和调制波的发生逻辑，波形幅度调节逻辑和偏置调节的逻辑。

图3中的命令解析相当于各单元的开关，共定义的八个状态，分别为NOP、Channel_wave、No_module、AM、FM、FSK、PSK、SWEEP。初始状态和中止状态都是NOP，NOP状态即空操作状态，在没有得到各控制字时会从NOP状态跳到Channel_wave状态获得通道命令控制字和波形种类控制字然后再根据波形种类控制字跳到对应波形的状态。No_module对应于未调制信号的状态。在No_module状态可以得到频率命令控制字、相位命令控制字、幅度命令控制字、SPI程控放大器的命令控制字等。AM状态可以获得载波频率命令控制字、调制波频率命令控制字、调制深度命令控制字等。

FPGA通过对控制命令的解析，产生符合指令要求的波形。波形的产生框图如图4所示，该框图中包括了所有波形种类的生成方式，有常规波形，即正弦波、方波、三角波、斜波、直流、任意波，还有调制波形，即FM、AM、FSK、PSK、SWEEP。

对于常规波形，利用DDS核连续产生相位值去寻址波形RAM，而波形RAM中存储的是从上位机不断下发的波形数据，因此，标准DDS模块会根据频率控制字和相位控制字不间断的产生对应频率和相位的周期波形，此时波形幅度和波形RAM中存储的波形数字量有关。经过后面的幅度调节模块，对应乘除幅度调节系数得到对应幅度的波形，最后经偏置调节模块经过加减数字量得到偏置调节的数字量波形输出。

根据AM波的时域表达式：

U_AM(t)＝A_C(1+m_aCOS(ω_mt+θ_m))COS(ω_Ct+θ_C)

故AM波的生成采用双DDS结构，其中200MHz DDS用于产生载波，可以输出COS(ω_Ct+θ_C)，5MHz>aCOS(ω_mt+θ_m))，两者通过乘法器，得到(1+m_aCOS(ω_mt+θ_m))COS(ω_Ct+θ_C)的调幅波输出。

根据FM波的时域表达式：

U_FM(t)＝A_CCOS((ω_C+K_FMU_m(t))t+θ_C)

FM的产生也是基于双DDS结构，其中低速5MHz DDS用于产生调制波，高速200MHzDDS用于产生载波。FM本质是通过调制波的幅度值去控制载波的频率值，而幅度最大时对应的改变载波频率的量Δf_max,称为最大频偏。利用低速DDS，可根据调制波幅度计算出影响载波频率大小的频率控制字K_FMU_m(t)和原载波的频率控制字ω_C相加共同控制载波频率从而得到FM波。

FSK即频移键控，信号的频率随着调制信号电平的高低变化而变化；PSK为相移键控，信号的相位随着调制信号电平的高低变化而变化。根据FSK/PSK信号的这一特点，FPGA逻辑中采用双路数字选择器进行频率控制字1/相位控制字1或频率控制字2/相位控制字2的选择，选择后的控制字作为DDS波形产生的控制指令。

SWEEP为调频的特例，即载波频率按照起始频率以固定频率步长线性变化到终止频率，该波形的产生结构需要设置扫频的起始频率、终止频率、频率步长，系统根据这三个参数对产生的波形就行更改，从而扫频的功能。

FPGA输出初始数字量波形后，首先经DAC将数字量波形转化为模拟量波形，为了实现更高的数模转换速率，故本发明采用电流输出型DAC，并针对DAC设计了图5所示的输出接口单元电路。

本发明采用的电流型DAC的最大输出电流为20mA，即I_P+I_N＝20mA。根据图5，当I_P单独作用时，会有向上的电流I_P1及向下的电流I_P2，此时，I_P1与I_P2有以下关系：

I_P＝I_P1+I_P2

I_P1＝150I_P/200＝3I_P/4

I_P2＝50I_P/200＝I_P/4

同理，当I_N单独作用时，也会有向上的电流I_N1及向下的电流I_N2，此时，I_N1与I_N2有以下关系：

I_N＝I_N1+I_N2

I_N1＝50I_N/200＝I_N/4

I_N2＝150I_N/200＝I_N/4

所以，差分后电流输出为：

I_P2-I_N1＝I_P/4-I_N/4＝I_P/4-(20-I_P)/4＝I_P/2-5

即：

max(I_out)＝I_pmax/2-5

min(I_out)＝I_pmin/2-5

信号差分后，有：

I_PP＝max(I_out)-min(I_out)＝I_pmax/2-I_pmin/2

本发明FPGA内部产生的初始数字量波形带有直流量，直流量大小等于波形峰峰值，即：

Iout(直流)＝[max(I_out)+min(I_out)]/2＝I_PP

因此，I_PMAX、I_PMIN有以下关系：

I_PMAX＝10mA+3I_PP

I_PMIN＝10mA+I_PP

由以上关系式，DAC输出直流范围是(10mA+I_PP)～(10mA+3I_PP)，其中，10mA为差模信号的共模量。

DAC输出的差分电压信号首先经过两级放大电路，分别进行固定增益放大及可变增益放大，其中可变增益放大部分是幅度调节的核心电路。图6是程控增益放大电路的控制方法，包括数字增益控制及模拟增益控制，其中数字增益控制为主要控制方式，确定数字增益后，通过模拟增益控制对增益在一定范围内进行控制，两者配合完成连续的增益控制。FPGA与可变电阻及程控放大器之间均使用SPI进行通信，FPGA通过SPI向程控增益放大器写入控制字完成数字增益控制，同时向可变电阻寄存器写入控制字，控制可变电阻输出相应的电阻分压，该电阻分压作为程控放大器的增益控制信号，完成模拟增益控制。

放大后的信号仍为差分信号，该信号经差分运算放大器进行差分到单端的转换，转换过程即P端信号与N端信号作差，减掉直流共模电压及共模干扰，得到带有直流信息的单端信号再进行G增益放大。该过程中，本发明为防止小幅值信号淹没在噪声中，按图7所示流程设计了小信号处理支路。根据反馈型运放放大增益G与输入电阻R_IN、反馈电阻R_FD的关系：G＝R_FD/R_IN。

通过改变反馈电阻，对不同幅值的信号实现不同的增益控制，这一过程通过继 电器的闭合断开实现。当信号幅值小于50mV时，继电器闭合，修改反馈阻值令G＝1；当信号幅值大于50mV时，继电器断开，修改反馈阻值令G＝5。

信号输出之前需要对信号进行滤波，消除DAC、放大器引入的噪声信号。由于本发明产生的波形种类较多，频谱特性不一，故单一的滤波器无法满足所有波形的滤波要求，故针对信号的频率特点及抗噪能力的不同，设计了群延时特性较好的贝塞尔滤波器及衰减特性优异的椭圆滤波器，滤波器的类型由FPGA根据输入信号的类型通过继电器进行选择，如图8所示。