一种数字全息图的零级像抑制方法及其电路

摘要

本发明提供一种数字全息图的零级像抑制方法及其电路，方法包括：获取数字全息图数据；依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据；依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据；依据滤波器的系数，对所述二维全息图像素数据进行卷积和运算，并输出运算结果。本发明基于FPGA集成芯片和滤波器实现数字全息图像的零级像抑制处理过程，通过硬件电路方式的实现，显著提高了图像的处理效率，使其具备实时性；同时又能恢复信息图像的并行处理能力。

说明书

技术领域

本发明涉及数字全息图处理领域，具体说的是一种数字全息图的零级像抑制方法及其电路。

背景技术

数字全息技术是一种采用电荷耦合元件等光电探测器件代替传统的记录干板记录三维物体的光波的振幅和位相分布，通过将上述记录的三维物体的物光波衍射信息中的物光和参考光波的干涉图样经采集卡A/D转换后，以数字全息图的形式存储于计算机，通过计算机模拟光学衍射过程在计算机的虚拟空间中重建物光场的技术，实现了物体的全息再现和处理，数字与传统光学全息相比具有制作成本低、成像速度快，记录和再现灵活的特点。

现有技术的数字全息技术是基于计算机软件程序实现的，由于在离轴数字全息系统记录过程中加入了参考光波进行调制，其数字重建像中将包含零级像和±1级衍射像，零级像光强比±1级衍射像光强大得多，对衍射像形成很强的干扰，降低了原始物光场的数字再现质量；为了提高数字再现像质量，现有技术的离轴数字全息系统在数字重建前都会先进行零级像抑制处理，常用的零级像抑制处理方法有：(1)物光及参考光强度分布直接消除法；(2)参考光一次任意相移法；(3)等步长相移法等。

众所周知FIR滤波器可以做成严格线性相位，又可以具有任意的幅度特性，并且FIR滤波器的单位抽样响应是有限长的，因此一定是稳定的。利用FIR滤波器抑制离轴数字全息图中零级像，只需对一幅数字全息图用数字图像处理方法在空域进行预处理，算法简单，且对重建像质量具有明显改善作用。

基于软件实现的数字全息技术，其数据处理速度慢，同时又会丧失信息光学固有的并行处理能力，而基于PC机的硬件平台又无法满足数字全息系统智能化、小型化、轻型化的应用发展需求。因此，有必要提供一种能够满足数字全息图零级像抑制的实时滤波需求，同时改善由软件实现所丧失的信息光学固有的并行处理能力的零级像抑制方法及其电路。

发明内容

本发明所要解决的技术问题是：提供一种数字全息图的零级像抑制方法及其电路，满足数字全息图零级像抑制的实时滤波需求，且同时具备并行处理能力。

为了解决上述技术问题，本发明采用的技术方案为：

提供一种数字全息图的零级像抑制方法，包括：

获取数字全息图数据；

依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据；

依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据；

依据滤波器的系数，对所述二维全息图像素数据进行卷积和运算，并输出运算结果。

本发明的有益效果在于：区别于现有技术基于微机的程序软件形式实现数字全息图零级像抑制的方式中，存在数据处理速度慢、不具实时性，信息光学固有的并行处理能力丧失等不足。本发明提供一种数字全息图的零级像抑制方法及其电路，基于像素数据处理器和滤波器电路实现数字全息图像的零级像抑制处理过程，通过上述硬件电路方式实现零级像抑制处理，显著提高了图像的处理效率，使其具备实时性；同时又能恢复信息图像的并行处理能力。

附图说明

图1为本发明一种数字全息图的零级像抑制方法的流程方框图；

图2为本发明一具体实施方式一种数字全息图的零级像抑制方法的流程方框图；

图3为本发明一具体实施方式中卷积和运算的流程方框图；

图4为本发明一种数字全息图的零级像抑制系统的整体结构方框图；

图5为本发明一具体实施方式中零级像抑制电路的结构方框图；

图6为本发明一具体实施方式中零级像抑制电路的结构示意图；

图7为本发明实施例三中离轴数字全息的记录过程光路图；

图8为本发明实施例三的零级像滤波过程示意图。

标号说明：

1、DSP主控处理器；2、零级像抑制电路；3、图像传感器CCD；

21、像素数据处理器；22、滤波器电路；23、缓冲存储器；

211、串入并出模块；212、像素数据刷新模块；

221、多相分解模块；222、分布式算法模块；223、求和模块。

具体实施方式

为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

本发明最关键的构思在于：基于硬件电路方式实现数字全息图像的零级像抑制处理过程，显著提高了图像的处理效率，使其具备实时性；同时又能恢复信息图像的并行处理能力。

本发明涉及的技术术语解释：

请参照图1以及图2，在此，假设滤波器的阶数为R*R；

本发明提供一种数字全息图的零级像抑制方法，包括：

获取数字全息图数据；

依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据；

依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据；

依据滤波器的系数，对所述二维全息图像素数据进行卷积和运算，并输出运算结果。

从上述描述可知，本发明的有益效果在于：通过硬件电路方式将数字全息图数据依据滤波器的阶数依次转换成帧窗口数据和像素窗口数据，实现了将一维的全息图数据转换为二维的全息图像素数据；再通过滤波器对二维的全息图像素数据进行卷积和滤波处理，滤波处理后输出的全息图数据降低了数字再现像中零级像对±1级衍射像的干扰，实现了数字全息图数据的零级像抑制，使得最终基于零级像滤波处理后的数字全息图数据而进行的数字重建能够获得更好重建质量的原始和共轭像；显著提高了图像的处理效率，使其具备实时性；同时又能恢复信息图像的并行处理能力。

进一步的，所述“依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据”具体为：

获取一串行的全息图帧窗口数据；

依据滤波器的阶数对所述一串行的全息图帧窗口数据进行像素窗口划分，获取与滤波器的阶数相对应的并行的全息图像素数据；

同步刷新所述像素窗口，获取所述全息图数据的下一并行的全息图像素数据。

由上述可知，本发明实现了将串行的全息图帧窗口数据转换成R个并行的全息图像素数据的输出，并且通过不断的同步刷新所述像素窗口，实现了R个并列像素的同步刷新；再结合卷积和运算，实现了将全息图像素数据全部转换成与滤波器系数相对应的二维全息图像素数据。

请参阅图3，进一步的，所述“依据滤波器的系数，对所述二维全息图像素数据进行卷积和运算，并输出运算结果”具体为：

对所述全息图像素数据进行多相分解计算，得到各组多相分解后的全息图数据；

依据分布式算法，对所述各组多相分解后的全息图数据和滤波器的系数进行乘积和计算；

对所有所述分布式算法模块输出的乘积和进行求和运算，输出计算结果。

由上述可知，通过多相分解运算，能够有效提高数据处理的并行性，提高运算速度；通过分布式算法，能够减小硬件电路规模，更易实现流水线处理，提高电路执行速度。

进一步的，所述“依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据”具体为：

在缓存区域中，依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取一帧窗口数据；

输出所述一帧窗口数据；

清空所述缓存区域中的数据。

由上述可知，所述缓冲区域的设置，实现了对数字全息图像数据的缓存，优选采用先入先出队列的方式进行存储，不仅能提高数据缓存的效率，又能有助于像素数据处理器的处理。

进一步的，所述“依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据；依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据”具体为：

将所述数字全息图数据按R列为一帧进行帧窗口划分，帧窗口从左往右移动，按步距为一列的规律进行帧窗口数据的更新；

对更新获取到的帧窗口数据按R行*R列为一像素进行像素窗口划分，像素窗口从上向下移动，按步长为一行的规律进行像素窗口数据的更新，获取对应的全息图像素数据。

由上述可知，本发明实现了快速将一维的全息图数据转换成与滤波器系数相对应的二维的全息图像素数据，显著提高数据处理的并行性。

进一步的，所述帧窗口划分、像素窗口划分，以及卷积和运算的过程通过可编程芯片实现。

由上述可知，本发明基于可编程芯片实现的全息图数据零级像抑制处理过程，充分利用可编程芯片的可重复编辑特性，使电路同时具备算法升级方便，开发周期短，开发成本低的优点。

请参阅图4至图6，本发明提供的另一个技术方案为：

一种数字全息图的零级像抑制电路2，包括DSP主控处理器1，还包括像素数据处理器21和滤波器电路22，所述DSP主控处理器1、像素数据处理器21和滤波器电路22依次连接，所述滤波器电路22还与所述DSP主控处理器1连接；

所述DSP主控处理器1，用于获取数字全息图数据；

所述像素数据处理器21，用于依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据；以及依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据；

所述滤波器，用于依据滤波器的系数，对所述二维全息图像素数据进行卷积和运算，输出运算结果至所述DSP主控处理器1。

由上述可知，本方案的有益效果为：基于硬件电路实现了数字全息图像的零级像抑制实时处理，改善了由软件实现时所丧失的并行处理能力，提高了执行效率。

进一步的，还包括缓冲存储器23；所述像素数据处理器21包括相互连接的串入并出模块211和像素数据刷新模块212，所述缓冲存储器23分别连接所述DSP主控处理器1和所述串入并出模块211；所述像素数据刷新模块212连接所述滤波器；

所述缓冲存储器23，用于依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取一帧窗口数据；输出所述一帧窗口数据至所述串入并处模块后，清空数据；

所述串入并出模块211，用于依据滤波器的阶数对所述一帧窗口数据进行像素窗口划分，获取一串行的全息图像素数据；以及依据滤波器的阶数对所述一串行的全息图帧窗口数据进行像素窗口划分，获取并行的全息图像素数据；

所述像素数据刷新模块212，用于同步刷新所述像素窗口，获取所述全息图数据的下一并行的全息图像素数据。

由上述可知，所述缓冲存储器23实现了将DSP主控处理器1模块传送过来的数字全息图像数据的缓存，有助于像素数据处理器21的处理。串入并处模块实现了全息图像像素数据的一维转二维；像素数据刷新模块212实现了像素数据的同步刷新，获取R*R阶全息图像像素数据。

进一步的，缓冲存储器23为FIFO列队存储器；所述缓冲存储器23、像素数据处理器21和滤波器电路22集成在FPGA芯片中。

由上述可知，FIFO列队存储器先入先出队列的方式能够显著提高数据缓存的效率，有助于像素数据处理器21的处理；而基于可编程集成芯片的可编程特性，方便了算法升级，又能降低开发周期和开发成本。

进一步的，所述滤波器电路22包括相互连接的多相分解模块221、分布式算法模块222和求和模块223；所述多相分解模块221与所述像素数据刷新模块212连接，所述求和模块223与所述DSP主控处理器1连接；

所述多相分解模块221，用于对所述全息图像素数据进行多相分解计算，得到各组多相分解后的全息图数据；

所述分布式算法模块222，用于依据分布式算法，对所述各组多相分解后的全息图数据和滤波器的系数进行乘积和计算；

所述求和模块223，用于对所有所述分布式算法模块222输出的乘积和进行求和运算，输出计算结果至所述DSP主控处理器1。

由上述描述可知，采用多相滤波结构，能够降低滤波器的采样率，优化滤波器实现结构，有效降低零级像抑制电路2的数据运算量，提高运算效率，以及系统信号处理的实时性；采用分布式算法(DA)实现多相分解后各组数据与相应滤波器系统乘积和计算；有效减少硬件电路规模，提高灵活性。

本发明的实施例一为：

请参阅图4至图6，一种基于FPGA集成芯片实现数字全息图的零级像抑制的电路；包括依次连接的图像传感器CCD3、DSP主控处理器1和零级像抑制电路2；

所述零级像抑制电路2包括与DSP主控处理器1连接的FPGA集成芯片；所述FPGA集成芯片上集成有依次连接的缓冲存储器23、像素数据处理器21和滤波器电路22；所述缓冲存储器23分别与DSP主控处理器1和像素数据处理器21连接；

所述像素数据处理器21包括依次连接的串入并出模块211和像素数据刷新模块212；所述串入并出模块211与所述缓冲存储器23连接；所述像素数据刷新模块212与滤波器电路22连接；

所述滤波器电路22包括依次连接的多相分解模块221、分布式算法模块222和求和模块223；所述多相分解模块221与所述像素数据处理器21连接；

所述求和模块223的输出与所述DSP主控处理器1连接。

图像传感器CCD3的主要功能是获取由物光与参考光干涉所形成的数字全息图的各个像素点灰度值；DSP主控处理器1主要负责对图像传感器CCD3传送的像素灰度信息进行存储，并负责调用FPGA零级像抑制滤波电路的滤波结果进行原始物光场数字重建；FPGA零级像滤波电路主要完成DSP主控处理器1传送过来像素数据的零级像滤波，并将处理结果返回到DSP主控处理器1中。

具体的，所述缓冲存储器23可以是FIFO列队存储器，用于存储一帧全息图像像素数据，当一帧数据处理完毕，FIFO列队存储器清空，为接收下一帧数据做准备；

所述像素数据处理器21的串入并出模块211可以是串入并出寄存器，用于对缓冲存储器23中的串行全息图像像素转换为R*R像素窗口的一列，实现一列像素的刷新，即将一维的全息图像转变为二维的全息图像；

所述像素数据刷新模块212，用于完成串入并出模块211中像素窗口中R列像素的刷新；

滤波器的多相分解模块221，用于按照行方向M倍下抽样，列方向N倍下抽样分解所述像素数据刷新模块212中的数据，构成多相分解后的各组全息图数据；

所述分布式算法模块222，用于实现多相分解后各组数据与相应FIR滤波系数乘积和计算；

所述求和模块223，用于实现各组分布式算法单元输出的求和运算，并将求和结果发送至所述DSP主控处理器1。

实施例二

请参阅图1至图3，一种基于实施例一的电路结构实现数字全息图的零级像抑制的方法；设用于离轴数字全息图零级像抑制的二维FIR滤波器的阶数为R*R；具体包括以下步骤：

(一)获取数字全息图数据；依据滤波器的阶数对所述数字全息图数据进行帧窗口划分，获取帧窗口数据；

DSP主控处理器1传送过来的数字全息图数据先发送至FIFO列队存储器进行缓冲存储，在此，优选FIFO列队存储器每次只存储一帧全息图像素数据，以提高图像像素数据处理效率；

在FIFO列队存储器中，将数字全息图数据按R列为一帧划分帧窗口，帧窗口在数字全息图中按照从左到右移动，步距为一列的规律进行数据更新，当一帧数据处理完毕，输出帧窗口数据至像素数据处理器21的串入并出模块211；FIFO列队存储器变空，为下一帧数据处理作准备；

(二)依据滤波器的阶数对所述帧窗口数据进行像素窗口划分，获取全息图像素数据；

像素数据处理器21的串入并出模块211接收到上述串行的帧窗口数据后，按R行*R列为一个像素进行像素窗口划分，获取R个并行的全息图像素数据；通过像素数据刷新窗口控制像素窗口在帧窗口上从上向下移动，按步长为一行的规律进行R行像素窗口数据的同步更新；获取并行的R行R列的全息图像素数据，并输出至滤波器的多相分解模块221。

通过上述，实现了将一维的全息图像素数据转换成与所述滤波器的系数相对应的二维全息图像素数据。

(四)依据滤波器的系数，对所述二维全息图像素数据进行卷积和运算，并输出运算结果；

请参阅图3，多相分解模块221接收并行的R行R列的全息图像素数据，按照行方向M倍下抽样，列方向N倍下抽样的原则进行多相分解，得到各组多相分解后的全息图数据；通过多相分解，能够有效提高数据处理的并行性，提高运算速度；

分布式算法模块222接收上述各组多相分解后的全息图数据后，依据分布式算法，对所述各组多相分解后的全息图数据和滤波器的系数进行乘积和计算；以此减少硬件电路模块，更易实现流水线处理，提高电路执行速度；

通过求和模块223对所有分布式算法模块222输出的乘积和进行求和运算，运算结果作为最终的滤波结果，最终实现数字全息图的零级像抑制处理，并将滤波结果返回到DSP主控处理器1中进行原始物光场数字重建。

实施例三

提供一种基于实施例一和实施例二实现数字全息图的零级像抑制的具体处理过程；

离轴数字全息图在物光和参考光夹角满足一定条件下，衍射光不存在相互干扰，是一种最常使用的全息记录方法。

离轴数字全息的记录过程光路如图7所示。

图7中全息平面光强是物光U(x_H,y_H)与参考光R(x_H,y_H)相干涉的结果，可用公式表示为：

I_H(x_H,y_H)＝[U(x_H,y_H)+R(x_H,y_H)]·[U(x_H,y_H)+R(x_H,y_H)]^*(1)

对I_H(x_H,y_H)直接数字重建，重建像面将存在零级衍射像及原始像和共轭像，并且零级像对原始和共轭像造成严重干扰，影响了原始物光场的数字重建质量。为了降低数字再现像中零级像对±1级衍射像的干扰，可设计二维FIR滤波器对数字全息图进行零级像滤波后再进行数字重建，用零级像滤波后的数字全息图进行数字重建将获得更高重建质量的原始和共轭像。

参阅图8，零级像滤波过程可表示为：

$>Y(m,n)=I_H(m,n)*h(m,n)=\underset{k_2=0}{\overset{\infty }{\Sigma }}\underset{k_1=0}{\overset{\infty }{\Sigma }}h(k_1,k_2)I_H(m-k_1,n-k_2);$>

其中，I_H(m,n)表示全息面离散化后的数字全息图，Y(m,n)表示零级像滤波后的数字全息图；h(m,n)是用于数字全息图零级像滤波的二维FIR滤波器的单位样值响应；

由于离轴数字全息图的频谱中零级像分量位于低频位置，为此可以首先设计一个性能良好的一维FIR高通滤波器，再利用频率变换设计方法变换为二维FIR高通滤波器。

具体的，采用MATLAB中函数ftrans2来实现频率变换滤波器的设计；调用格式H＝ftrans2(B,T)，B是一维FIR滤波器，T是将一维FIR滤波器变换为二维FIR滤波器的频率变换矩阵。

为了实现数字全息图零级像抑制实时处理，将基于FIR滤波器的零级像抑制算法映射到FPGA可编程芯片，并且算法由硬件芯片实现，改善了由软件实现时所丧失的信息光学固有的并行处理能力，提高执行效率；而利用FPGA可重复编辑，算法升级方便，开发周期短，开发成本低。

FPGA可编程芯片具体实现零级像滤波的处理流程参阅图2、图3以及实施例二的步骤流程。

综上所述，本发明提供的一种数字全息图的零级像抑制方法及电路，基于硬件电路实现了数字全息图像的零级像抑制实时处理，改善了由软件实现时所丧失的并行处理能力，提高了执行效率；而且，多相滤波结构的应用有效降低系统的运算量，提高系统信号处理的实时性；再者，采用分布式算法有效减少了硬件电路规模，灵活性高，提高电路执行速度；最后，FPGA集成芯片的可重复编辑特性，使电路同时具备算法升级方便，开发周期短，开发成本低的优点。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。