配电网终端的总线数据访问方法、装置及配电网终端设备

摘要

本发明公开了一种配电网终端的总线数据访问方法、装置及配电网终端设备，该方法包括：访问总线数据的数据空间，判断其是否为预设的数据空间，若是则进入步骤S12，若否则输出至信号总线；对总线数据进行滤波整定；锁存滤波整定后的总线数据。该装置包括：依次连接的数据空间判断单元、滤波整定单元、锁存单元。该设备包括：CPU板、总线板、IO板以及信号总线；CPU板上设置有：CPU以及该装置，CPU与该装置相连，该装置通过信号总线与总线板相连，IO板通过信号总线与总线板相连。本发明的配电网终端的总线数据访问方法、装置及配电网终端设备基于锁存技术从设备内部硬件的总线数据链路层进行处理，有效提高了设备的抗干扰特性。

说明书

技术领域

本发明涉及电力系统自动化领域，特别涉及一种配电网终端的总线数据访问方法、装置及配电网终端设备。

背景技术

随着配电自动化的发展，配电终端，包含馈线终端设备（FTU）、开闭所终端设备（DTU）等设备的应用越来越广泛，其稳定性及可靠性也逐渐成为大家关心的热点，各设备厂家也都针对此问题开展了多方面的研究工作。

现今各个设备厂家开发的配电终端设备为了满足系统容量及易于配置等特性，大多采用插件式硬件结构，即设备具有多个功能分板，并通过总线板将各个分板连接在一起，这样的硬件架构配置灵活，易于组装，可满足不同现场的需求。

对于插件式硬件结构的配电终端设备，其内部的总线特性非常重要。常用的总线技术分为分布式处理和总线驱动式处理两种方式。分布式处理方式的总线信号较少，且各板件需要独立的CPU来控制，成本较大，且各板件的软件都是独立的，不利于程序的归档及升级，较少采用。大多数厂家都采用总线驱动式的方法，采用此方法的总线数据从CPU板引出到总线背板再到各个分插件，总线信号整体走线比较长，总线驱动能力有限，易受到干扰。当总线信号受到干扰时，各个功能分板的数据无法通信，设备就会工作异常，影响设备现场运行的稳定性及安全性。

但就目前来看，各个厂家对产品的可靠性及稳定性的研究大多局限于外结构、单板件或元器件的抗干扰特性，抗干扰能力差，设备现场运行的稳定性及安全性差。

发明内容

本发明针对上述现有技术中存在的问题，提出一种配电网终端的总线数据访问方法、装置及配电网终端设备，从设备内部硬件的总线数据链路层特性进行分析研究，有效提高了配电网终端的抗干扰特征，设备运行的稳定性及安全性高。

为解决上述技术问题，本发明是通过如下技术方案实现的：

本发明提供一种配电网终端的总线数据访问方法，其包括以下步骤：

S11：访问总线数据的数据空间，判断其是否为预设的数据空间，若是则进入步骤S12，若否则输出；

S12：对所述总线数据进行滤波整定；

S13：锁存滤波整定后的总线数据。

本发明是从设备内部硬件的总线数据链路层特性进行分析研究，通过对总线数据进行滤波整定、锁存总线信号等操作，提高了配电网终端设备内部CPU板通过总线数据访问各个分板的准确性及可靠性，从而有效的提高配电终端设备的抗干扰性及稳定性。

较佳地，所述步骤S11之前还包括：S11’：对CPU传送来的总线数据进行缓存。

较佳地，所述步骤S12具体为：对所述总线数据的地址信号和数据信号进行滤波整定。

较佳地，所述步骤S13具体为：锁存滤波整定后的地址信号和数据信号。

较佳地，所述步骤S13之后还包括：

S14：将锁存后的地址信号输出至信号总线，并对锁存后的数据信号进行解码，判断是否操作指令，若是则进入步骤S15，若否则输出至信号总线；

S15：执行所述操作并输出至信号总线。

本发明还提供一种配电网终端的总线数据访问装置，其包括：数据空间判断单元、滤波整定单元、锁存单元，其中：

所述数据空间判断单元与配电网终端的CPU相连，用于接收CPU发送来的总线数据，并判断访问的数据空间是否为预设的数据空间；

所述滤波整定单元与所述数据空间判断单元相连，用于对所述总线数据进行滤波整定；

所述锁存单元与所述滤波整定单元相连，用于对滤波整定后的总线数据进行锁存。

较佳地，所述信号总线包括地址信号总线和数据信号总线，所述总线数据包括地址信号和数据信号；

所述滤波整定单元包括第一滤波整定单元和第二滤波整定单元，所述第一滤波整定单元用于对所述地址信号进行滤波整定，所述第二滤波整定单元用于对所述数据信号进行滤波整定；

所述锁存单元包括第一锁存单元和第二锁存单元，所述第一锁存单元用于对滤波整定后的地址信号进行锁存，所述第二锁存单元用于对滤波整定后的数据信号进行锁存。

较佳地，还包括：数据解码单元和操作执行单元，其中：

所述数据解码单元与所述第二锁存单元相连，用于对锁存后的数据信号进行解码，并判断是否执行操作；

所述操作执行单元与所述数据解码单元相连，用于执行所述操作。

较佳地，还包括：缓存单元，所述缓存单元设置于所述CPU和所述数据空间判断单元之间，用于缓存CPU发送来的总线数据。

本发明还提供一种配电网终端设备，其包括：CPU板、总线板、IO板以及信号总线，其中：

所述CPU板上设置有：CPU以及总线数据访问装置，所述CPU与所述总线数据访问装置相连；

所述总线数据访问装置通过所述信号总线与所述总线板相连；

所述IO板通过所述信号总线与所述总线板相连；

所述总线数据访问装置为上述所述的总线数据访问装置。

相较于现有技术，本发明具有以下优点：

（1）本发明提供的配电网终端的总线数据访问方法、装置及配电网终端，对总线数据进行滤波整定、锁存总线信号等操作，加强了总线数据访问过程中的抗干扰性，从设备内部硬件的总线数据链路层进行分析研究，有效提高了配电网终端设备的抗干扰性及稳定性；

（2）本发明在配电网终端设备的CPU和信号总线之间增加了基于锁存技术的总线数据访问装置，增加了CPU输出总线到各个分板的驱动能力及相应功能配置的灵活性。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

下面结合附图对本发明的实施方式作进一步说明：

图1为现有的采用驱动式处理方法的配电网终端设备的内部结构；

图2为本发明的配电网终端设备的内部结构；

图3为本发明的配电网终端的总线数据访问方法的流程图；

图4为本发明的配电网终端的总线数据访问装置的结构示意图；

图5为本发明的较佳实施例的总线数据访问装置的结构示意图；

图6为本发明的较佳实施例的总线数据访问装置的结构示意图。

标号说明：1-CPU板，2-总线板，3-IO板，4-信号总线；

11-CPU，12-总线数据访问装置；

121-数据空间判断单元，122-滤波整定单元，123-锁存单元，124-数据解码单元，125-操作执行单元，126-缓存单元；

1221-第一滤波整定单元，1222-第二滤波整定单元；

1231-第一锁存单元，1232-第二锁存单元。

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示为现有的采用驱动式处理方法的配电网终端设备的内部结构图，其包括设置在CPU板1上的CPU11，总线板2以及IO板3，CPU11通过信号总线4将总线数据输出至总线板2，总线板2再将处理后的总线数据输出至IO板3，从而实现CPU板1和IO板3之间的数据交互，其总线数据从CPU板1引出到总线板2再到各个分插件，信号总线整体走线较长，总线驱动能力有限，易受到干扰。单从外部结构、单板件以及元器件来增加其抗干扰特性，已经不能满足要求，当总线信号受到干扰时，设备无法正常工作，会影响整个设备现场运行的稳定性及安全性。

如图2所示为本发明的采用驱动式处理方法的配电网终端设备的内部结构图，其是在图1的基础上在CPU板上设置总线数据访问装置12，其设置于CPU11和信号总线4之间。

本实施例中总线数据访问装置12通过CPLD器件来实现，通过CPLD器件对CPU11发送来的当然，不同实施例中，也可通过其他的可编程器件来实现。

如图3所示为本发明的配电网终端的总线数据访问方法的流程图，其包括以下步骤:

（1）进入访问，首先判断是否是访问正确的数据空间，其是通过判断是否为预设的地址空间来判断，若是预设的地址空间，则进入步骤（2），若否则输出结束；

（2）对总线数据的地址信号和数据信号进行滤波整定；

（3）对滤波整定后的地址信号和数据信号进行锁存；

（4）将锁存的地址信号输出至信号总线，并对锁存的数据信号进行解码，此步骤对不同的操作指令（1到n）进行解码，对应不同的数据解码相应的操作；

（5）执行操作步骤，最后输出至信号总线。

较佳实施例中，所述步骤（1）之前还包括：对CPU发送来的总线数据进行缓存。

如图4所示为本发明的配电网终端的总线数据访问装置的结构示意图，其包括：数据空间判断单元121、滤波整定单元122以及锁存单元123，其中：数据空间判断单元121与CPU11相连，用于接收CPU发送来的总线数据，并判断是否为预设的数据空间；滤波整定单元122与数据空间判断单元121相连，用于对总线数据进行滤波整定；锁存单元123与滤波整定单元122相连，用于锁存滤波整定后的总线数据。

较佳实施例中，滤波整定单元122包括：对地址信号进行滤波整定的第一滤波整定单元1221和对数据信号进行滤波整定的第二滤波整定单元1222,；锁存单元123包括：对数据信号进行锁存的第一锁存单元1231和对数据信号进行锁存的第二锁存单元1232，其结构示意图如图4所示。

较佳实施例中，总线数据访问装置还包括：数据解码单元124、操作执行单元125以及缓存单元126，其中：数据解码单元124与第二锁存单元1232相连，用于对锁存后的数据信号进行解码，对应不同的数据解码相应的操作；操作执行单元125与数据解码单元124相连，用于执行解码后的操作并输出至信号总线；缓存单元126设置于CPU11和数据空间判断单元121之间，用于对CPU11发送来的总线数据进行缓存，其结构示意图如图6所示。

此处公开的仅为本发明的优选实施例，本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，并不是对本发明的限定。任何本领域技术人员在说明书范围内所做的修改和变化，均应落在本发明所保护的范围内。